半导体存储器装置及其制造方法

技术领域

本公开总体上涉及半导体存储器装置及其制造方法，更具体地，涉及包括设置在存储器单元阵列上的配线的半导体存储器装置及其制造方法。

背景技术

半导体存储器装置包括存储器单元阵列和外围电路。存储器单元阵列包括能够存储数据的存储器单元，并且外围电路控制存储器单元阵列的操作。存储器单元阵列和外围电路可以连接至通过其传输驱动信号的配线。用于传输驱动信号的配线设置在存储器单元阵列上，使得能够提高半导体存储器装置的集成度。

发明内容

根据本公开的实施方式，一种半导体存储器装置可以包括：位线和公共源极线，其连接至存储器单元阵列，其中，位线和公共源极线在第一层级(level)中彼此间隔开；焊盘图案，其在第一层级中与位线和公共源极线间隔开；第一绝缘层，其覆盖位线、公共源极线和焊盘图案；遮蔽图案，其与位线交叠并设置在第一绝缘层上；第一上配线和第二上配线，其在遮蔽图案上方彼此间隔开；第一接触插塞，其从焊盘图案延伸以与第一上配线接触；第二接触插塞，其从公共源极线延伸以与第二上配线接触；第一间隔物绝缘层，其从遮蔽图案和第一接触插塞之间朝向第一上配线延伸；以及第二间隔物绝缘层，其从遮蔽图案和第二接触插塞之间朝向第二上配线延伸。

根据本公开的实施方式，一种制造半导体存储器装置的方法可以包括：形成彼此间隔开的位线、公共源极线和焊盘图案；形成覆盖位线、公共源极线和焊盘图案的第一绝缘层；在第一绝缘层上顺序地层叠遮蔽金属层和第二绝缘层；通过蚀刻第二绝缘层和遮蔽金属层来形成与焊盘图案交叠的第一孔；在第一孔的侧壁上形成第一间隔物绝缘层；通过填充第一孔来在第一间隔物绝缘层上形成第一接触插塞，其中，第一接触插塞延伸以与焊盘图案接触；以及形成连接至第一接触插塞的第一上配线，其中，第一上配线延伸到第二绝缘层上。

根据本公开的实施方式，一种半导体存储器装置可以包括：位线和公共源极线，其连接至存储器单元阵列，其中，位线和公共源极线在第一层级中彼此间隔开；焊盘图案，其在第一层级中与位线和公共源极线间隔开；第一绝缘层，其覆盖位线、公共源极线和焊盘图案；遮蔽图案，其与位线交叠并设置在第一绝缘层上；第一上配线和第二上配线，其在遮蔽图案上方彼此间隔开；多个接触插塞，其从第一上配线和第二上配线朝向位线、公共源极线和焊盘图案延伸，其中，多个接触插塞中的一个或更多个将遮蔽图案连接至第二上配线。

附图说明

在附图中，为了图示清楚，可能放大了尺度。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。贯穿全文，相似的附图标号表示相似元件。

图1是例示根据本公开的实施方式的半导体存储器装置的框图。

图2是例示根据本公开的实施方式的存储块的等效电路图。

图3A和图3B是例示存储器单元阵列的各种实施方式的图。

图4是例示根据本公开的实施方式的半导体存储器装置的截面图。

图5A是例示图4所示的焊盘图案、位线和公共源极线的布局的平面图。

图5B是例示图4所示的遮蔽图案的布局的平面图。

图5C是例示图4所示的第一上配线和第二上配线的布局的平面图。

图6A至图6F是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。

图7是例示根据本公开的实施方式的存储器系统的配置的框图。

图8是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

本文中公开的特定结构性描述或功能性描述仅是出于描述根据本公开的构思的实施方式的目的而示例的。根据本公开的构思的实施方式可以以各种形式实现，并且不应被解释为限于本文阐述的实施方式。

将理解的是，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开教导的情况下，一些实施方式中的第一元件可以在其它实施方式中被称为第二元件。

此外，将理解的是，当元件称为“连接”或“联接”至另一元件时，其可以直接连接或联接至另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接联接”至另一元件时，则不存在中间元件。

实施方式提供了一种能够增加上配线的自由度并改善半导体存储器装置的操作可靠性的半导体存储器装置及该半导体存储器装置的制造方法。

图1是例示根据本公开的实施方式的半导体存储器装置10的框图。

参照图1，半导体存储器装置10可以包括逻辑电路LC和存储器单元阵列40。逻辑电路LC可以包括内部电压发生器20和外围电路30。

内部电压发生器20可以通过接收外部电压来生成各种内部电压。从内部电压发生器20输出的内部电压可以提供给外围电路30。在实施方式中，内部电压可以包括内部电源电压VCCI和内部接地电压VSSI。

外围电路30可以执行编程操作以将数据存储在存储器单元阵列40中，执行读取操作以输出存储器单元阵列40中所存储的数据，以及执行擦除操作以擦除存储器单元阵列40中存储的数据。可以从内部电压发生器20向外围电路30提供激活外围电路30所需的内部电压。

在实施方式中，外围电路30可以包括控制逻辑39、操作电压发生器31、行解码器33、源极线驱动器37和页缓冲器组35。

存储器单元阵列40可以包括多个存储块。每个存储块可以连接至一条或更多条漏极选择线DSL、多条字线WL、一条或更多条源极选择线SSL、多条位线BL和公共源极线CSL。

控制逻辑39可以响应于命令CMD和地址ADD来控制外围电路30。

操作电压发生器31可以基于控制逻辑39来生成用于编程操作、读取操作和擦除操作的各种操作电压VOP。操作电压VOP可以包括编程电压、验证电压、通过电压、选择线电压等。

行解码器33可以基于控制逻辑39来选择存储块。行解码器33可以向连接至被选存储块的漏极选择线DSL、字线WL和源极选择线SSL施加操作电压VOP。

源极线驱动器37可以通过公共源极线CSL连接至存储器单元阵列40。源极线驱动器37可以基于控制逻辑39来执行公共源极线CSL的放电操作。在实施方式中，源极线驱动器37可以基于控制逻辑39来在擦除操作中向公共源极线CSL施加预擦除电压Vepre和擦除电压Verase。预擦除电压Vepre和擦除电压Verase可以由操作电压发生器31生成。

页缓冲器组35可以通过位线BL连接至存储器单元阵列40。页缓冲器组35可以基于控制逻辑39而在编程操作中临时存储从输入/输出电路(未示出)接收的数据。页缓冲器组35可以基于控制逻辑39而在读取操作或验证操作中感测位线BL的电压或电流。页缓冲器组35可以基于控制逻辑39来选择性地使位线BL浮置。

逻辑电路LC可以形成在基板上，并且存储器单元阵列40可以设置在逻辑电路LC上。存储器单元阵列40可以与逻辑电路LC的一部分交叠。

图2是例示根据本公开的实施方式的存储块BLK的等效电路图。

参照图2，存储块BLK可以包括共同连接至公共源极线CSL的多个存储器单元串STR。存储器单元串STR可以划分为分别连接至位线BL1至BLm的多个列组。每个列组的存储器单元串STR可以并联连接至与列组相对应的位线。

每个存储器单元串STR可以包括连接至位线的至少一个漏极选择晶体管、连接至公共源极线CSL的至少一个源极选择晶体管、以及串联连接在漏极选择晶体管和源极选择晶体管之间的多个存储器单元。漏极选择晶体管的栅极可以连接至漏极选择线，存储器单元的栅极可以连接至字线，并且源极选择晶体管的栅极可以连接至源极选择线。

在实施方式中，每个存储器单元串STR可以连接至漏极选择线DSL、多条字线WL1至WLn以及源极选择线SSL。每个存储器单元串STR可以包括连接至漏极选择线DSL的漏极选择晶体管DST、连接至字线WL1至WLn的多个存储器单元MC、以及连接至源极选择线SSL的源极选择晶体管SST。每个存储器单元串STR的存储器单元MC可以串联连接。

串联连接的存储器单元MC和位线可以通过漏极选择晶体管DST连接。串联连接的存储器单元MC和公共源极线CSL可以通过源极选择晶体管SST连接。

每个存储器单元串STR的结构不限于如图2所示的实施方式。在实施方式中，每个存储器单元串STR可以包括串联连接至与其相对应的位线的两个或更多个漏极选择晶体管。可以在位线BL1至BLm和字线WL1至WLn之间设置两层或更多层的漏极选择线。在实施方式中，每个存储器单元串STR可以还包括串联连接至公共源极线CSL的两个或更多个源极选择晶体管。可以在字线WL1至WLn下方设置两层或更多层的源极选择线。

字线WL1至WLn中的至少一条可以用作虚设字线。例如，与源极选择线SSL相邻的字线WL1和与漏极选择线DSL相邻的字线WLn中的至少一者可以用作虚设字线。

可以通过在源极选择晶体管SST处生成栅极诱导漏极泄漏(GIDL)电流来执行半导体存储器装置的擦除操作。在实施方式中，半导体存储器装置的擦除操作可以包括热空穴形成时段和擦除时段。

参照图1和图2，在擦除操作的热空穴形成时段期间，行解码器33可以控制被选存储块的字线WL1至WLn以处于浮置状态，而页缓冲器组35可以控制被选存储块的位线BL1至BLm以处于浮置状态。

在擦除操作的热空穴形成时段期间，操作电压发生器31可以向公共源极线CSL施加预擦除电压Vepre。预擦除电压Vepre可以施加以生成栅极诱导漏极泄漏(GIDL)电流。当源极选择线SSL的电压电平为低时，可以在公共源极线CSL和源极选择线SSL之间生成GIDL电流。在实施方式中，在擦除操作的热空穴形成时段期间，行解码器33可以控制源极选择线SSL以具有接地电压电平。

当生成了GIDL电流时，可以生成热空穴。所生成的热空穴可以注入到存储器单元串STR的沟道区中。因此，可以增加存储器单元串STR的沟道电压。

随后，在擦除操作的擦除时段期间，操作电压发生器31可以向公共源极线CSL施加比预擦除电压Vepre高的擦除电压Verase。结果，存储器单元串STR的沟道电压进一步增加。

在擦除操作的擦除时段期间，行解码器33可以控制源极选择线SSL以处于浮置状态，并且可以控制字线WL1至WLn以具有接地电压电平。因此，由于字线WL1至WLn与具有增加的电位电平的存储器单元串STR的沟道区之间的电压差，可以擦除存储器单元MC中存储的数据。

当通过行解码器33控制源极选择线SSL以具有接地电压电平而使源极选择线SSL关断时，擦除操作可以结束。

为了提高上述GIDL擦除操作的效率，在擦除操作期间，施加到公共源极线CSL的电压可以施加到位线BL1到BLm，并且施加到源极选择线SSL的电压可以施加到漏极选择线DSL。因此，在擦除操作期间，可以在漏极选择线DSL和漏极选择晶体管DST的结区之间生成GIDL电流，使得可以提高擦除效率。

图3A和图3B是例示存储器单元阵列的各种实施方式的图。

参照图3A和图3B，每个存储器单元可以包括并联连接至如图2所示的位线BL的存储器单元串STR。

参照图2描述的源极选择线SSL、字线WL1至WLn和漏极选择线DSL可以层叠在源极半导体层SL和位线BL之间。源极选择线SSL、字线WL1至WLn和漏极选择线DSL可以彼此间隔开。源极选择线SSL、字线WL1至WLn以及漏极选择线DSL可以围绕沟道结构CH。由源极选择线SSL、字线WL1至WLn和漏极选择线DSL中的每条控制的沟道结构CH的设计不限于附图中所示的示例，并且可以改变。

参照图2描述的公共源极线CSL可以经由源极接触结构SCT和源极半导体层SL连接至存储器串STR。源极半导体层SL可以包括掺杂剂。在实施方式中，源极半导体层SL可以包括n型掺杂硅层。

源极接触结构SCT可以包括第一源极接触件SCT1和第二源极接触件SCT2。第一源极接触件SCT1可以与沟道结构CH平行地从源极半导体层SL朝向公共源极线CSL延伸。第二源极接触件SCT2可以从第一源极接触SCT1延伸以与公共源极线CSL接触。

每个沟道结构CH可以从源极半导体层SL朝向位线BL延伸。每个沟道结构CH可以包括沟道层CL。在实施方式中，沟道层CL可以形成为中空型，并且与源极半导体层SL接触。可以用芯绝缘层CO和封盖半导体层CAP填充每个沟道结构CH的由沟道层CL的挖空区域限定的中央区域。封盖半导体层CAP可以设置在芯绝缘层CO上。

沟道层CL可以由半导体材料形成。在实施方式中，沟道层CL可以包括硅。封盖半导体层CAP可以包括掺杂剂。在实施方式中，封盖半导体层CAP可以包括n型掺杂硅层。掺杂剂可以从封盖半导体层CAP扩散到沟道层CL中。

每个沟道结构CH可以由存储器层ML围绕。存储器层ML可以包括顺序地层叠在沟道结构CH的外壁上的隧道绝缘层、数据储存层和阻挡绝缘层。隧道绝缘层可以包括电荷能够隧穿通过其中的氧化硅。数据储存层可以由电荷捕获层形成。在实施方式中，电荷捕获层可以包括氮化硅。阻挡绝缘层可以包括能够阻挡电荷的氧化物。数据储存层可以由除了电荷捕获层之外的各种材料形成。基于要实现的单元的结构，数据储存层可以在隧道绝缘层和阻挡绝缘层之间以各种形式变形。在实施方式中，数据储存层可以由相变材料层形成或者可以由用于浮置栅极的材料层形成。

位线BL可以经由漏极接触结构DCT连接至沟道结构CH。

每个沟道结构CH可以与源极半导体层SL接触。在实施方式中，每个沟道结构CH可以具有贯穿存储器层ML并且与源极半导体层SL接触的底表面BT，如图3A所示。在实施方式中，每个沟道结构CH可以具有与源极半导体层SL接触的侧壁SW，如图3B所示。

参照图3B，源极半导体层SL可以包括第一源极层SL1、源极沟道接触层SCC和第二源极层SL2。每个沟道结构CH可以延伸到第一源极层SL1的内部。源极沟道接触层SCC可以贯穿第一源极层SL1和第二源极层SL2之间的存储器层ML，并且可以与每个沟道结构CH的侧壁SW接触。存储器层ML可以被源极沟道接触层SCC分成第一存储器图案ML1和第二存储器图案ML2。第一源极层SL1、源极沟道接触层SCC和第二源极层SL2中的每个可以包括掺杂半导体层。在实施方式中，第一源极层SL1、源极沟道接触层SCC和第二源极层SL2中的每个可以包括掺杂硅层。

根据图3A和图3B所示的结构，参照图2描述的存储器单元MC可以限定在字线WL1至WLn与每个沟道结构CH的交叉部分。参照图2描述的源极选择晶体管SST可以限定在源极选择线SSL和每个沟道结构CH的交叉部分。参照图2描述的漏极选择晶体管DST可以限定在漏极选择线DSL和每个沟道结构CH的交叉部分。参照图2描述的源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可以通过沟道结构CH串联连接，以形成单元串STR。

图4是例示根据本公开的实施方式的半导体存储器装置的截面图。图4是沿着与位线143B1和143B2交叉的方向截取的截面图。图4的右侧示出的截面图例示了与第一上配线193A交叠的结构，第一上配线193A用作传输参照图1描述的内部电源电压VCCI或内部接地电压VSSI的电源线。图4的左侧示出的截面图例示了与第二上配线193B交叠的结构，第二上配线193B在擦除操作中传输参照图1和图2描述的预擦除电压Vepre和擦除电压Verase。

参照图4，可以通过栅极层叠结构GST的导电图案113来实现图3A和图3B中示出的源极选择线SSL、字线WL1至WLn和漏极选择线DSL。

栅极层叠结构GST可以设置在源极半导体层101上。源极半导体层101可以对应于参照图3A或图3B描述的源极半导体层SL。栅极层叠结构GST可以包括交替地层叠在源极半导体层101上的层间绝缘层111和导电图案113。层间绝缘层111和导电图案113可以延伸以围绕参照图3A或图3B描述的沟道结构CH。

包括栅极层叠结构GST的存储器单元阵列可以由第一上绝缘层121和第二上绝缘层131覆盖。第一上绝缘层121和第二上绝缘层131可以设置在存储器单元阵列的栅极层叠结构GST与第一层级LV1之间，第一层级LV1中设置有焊盘图案143A、位线143B1和143B2以及公共源极线143C。

与源极半导体层101接触的第一源极接触件125可以与栅极层叠结构GST的侧壁平行地延伸。第一源极接触件125可以由诸如掺杂半导体层、金属、金属硅化物等的各种导电材料形成。第一源极接触件125可以延伸以贯穿第一上绝缘层121。

第一源极接触件125可以通过形成在栅极层叠结构GST的侧壁上的侧壁绝缘层123与栅极层叠结构GST绝缘。

第二上绝缘层131可以设置在第一上绝缘层121上，并且可以延伸以覆盖第一源极接触件125。参照图3A或图3B描述的第二源极接触件133和漏极接触结构DCT可以延伸以贯穿第二上绝缘层131。第二源极接触件133可以由各种导电材料形成。

第三上绝缘层141可以设置在第一层级LV1中。第三上绝缘层141可以被焊盘图案143A、位线143B和143B2以及公共源极线143C贯穿。

图5A是例示图4所示的焊盘图案143A、位线143B1和143B2以及公共源极线143C的布局的平面图。

参照图4和图5A，焊盘图案143A、位线143B1和143B2以及公共源极线143C可以设置在第一层级LV1中以彼此间隔开。焊盘图案143A、位线143B1和143B2以及公共源极线143C可以由相同的导电材料制成。在实施方式中，焊盘图案143A、位线143B1和143B2以及公共源极线143C可以包括诸如铜(Cu)之类的低电阻金属。

焊盘图案143A可以是连接至输出焊盘(未示出)以输出参照图1描述的内部接地电压VSSI或内部电源电压VCCI的图案。尽管图中未示出，但是输出焊盘可以形成在不与栅极层叠结构GST交叠的基板上，并且焊盘图案143A可以延伸以与输出焊盘交叠。

位线143B1和143B2中的每条可以通过如图3A或图3B所示的漏极接触结构DCT连接至沟道结构，该沟道结构贯穿栅极层叠结构GST。位线143B1和143B2可以包括与焊盘图案143A相邻的第一位线143B1和与公共源极线143C相邻的第二位线143B2。

公共源极线143C可以连接至与公共源极线143C交叠的第二源极接触件133。公共源极线143C可以通过第一源极接触件125和第二源极接触件133连接至源极半导体层101。

参照图4，第一绝缘层151可以设置在第三上绝缘层141上。第一绝缘层151可以延伸以覆盖焊盘图案143A、位线143B1和143B2、以及公共源极线143C。第一绝缘层151可以包括可以用作扩散屏障或蚀刻停止层的材料。在实施方式中，第一绝缘层151可以包括氮掺杂的碳化硅(NDC)。例如，第一绝缘层151可以包括硅碳氮化物层(SiCN)。

遮蔽图案160可以设置在第三上绝缘层141上。遮蔽图案160可以延伸以与第一位线143B1和第二位线143B2交叠。

图5B是例示图4所示的遮蔽图案160的布局的平面图。

参照图4和图5B，遮蔽图案160可以被第一接触插塞175A和第二接触插塞175B贯穿。第一间隔物绝缘层173A可以设置在遮蔽图案160与每个第一接触插塞175A之间。第二间隔物绝缘层173B可以设置在遮蔽图案160与每个第二接触插塞175B之间。

遮蔽图案160可以包括屏障金属161和位于屏障金属161上的金属163。在实施方式中，屏障金属161可以包括氮化钛层(TiN)，并且金属163可以包括钨(W)。

参照图4，第二绝缘层171可以形成在遮蔽图案160上。第一接触插塞175A和第二接触插塞175B可以延伸以贯穿第二绝缘层171。第一间隔物绝缘层173A和第二间隔物绝缘层173B可以延伸以贯穿第二绝缘层171。第一间隔物绝缘层173A和第二间隔物绝缘层173B可以分别包括朝向遮蔽图案160的侧壁突出的突出部PPa和PPb。

第二绝缘层171可以被与遮蔽图案160接触的第三接触插塞175C贯穿。每个第三接触插塞175C的侧壁可以被第三间隔物绝缘层173C围绕。第三间隔物绝缘层173C可以设置在第二绝缘层171上，并且可以形成为短于第一间隔物绝缘层173A和第二间隔物绝缘层173B中的每个。

第二绝缘层171、第一间隔物绝缘层173A、第二间隔物绝缘层173B和第三间隔物绝缘层173C中的每个可以包括与第一绝缘层151的绝缘材料不同的绝缘材料。在实施方式中，第二绝缘层171、第一间隔物绝缘层173A、第二间隔物绝缘层173B和第三间隔物绝缘层173C中的每个可以包括氧化物。

第三接触插塞173C可以形成为短于第一接触插塞175A和第二接触插塞175B中的每个。第一接触插塞175A和第二接触插塞175B中的每个可以延伸以贯穿第一绝缘层151。第一接触插塞175A和第二接触插塞175B中的每个可以形成为比第一间隔物绝缘层173A和第二间隔物绝缘层173B中的每个长。

第一接触插塞175A、第二接触插塞175B和第三接触插塞175C可以由各种导电材料形成。在实施方式中，第一接触插塞175A、第二接触插塞175B和第三接触插塞175C中的每个可以包括氮化钛层(TiN)和钨(W)。

第一上配线193A和第二上配线193B可以设置在第二绝缘层171上的第二层级LV2中。第一上配线193A和第二上配线193B中的每条可以由诸如铝(Al)之类的低电阻金属形成。第一上配线193A和第二上配线193B中的每条可以形成为具有比遮蔽图案160的厚度更厚的厚度。

图5C是例示图4所示的第一上配线193A和第二上配线193B的布局的平面图。

参照图4和图5C，第一上配线193A和第二上配线193B可以彼此间隔开。第一上配线193A和第二上配线193B可以设置在第二层级LV2。第一上配线193A可以延伸到第二绝缘层171上以与第一位线143B1交叠。第二上配线193B可以延伸到第二绝缘层171上以与第二位线143B2交叠。

第一接触插塞175A可以从焊盘图案143A延伸以与第一上配线193A接触。第一上配线193A可以通过每个第一接触插塞175A连接至焊盘图案143A。第一接触插塞175A可以在焊盘图案143A的延伸方向上彼此间隔开第一距离l1。

第二接触插塞175B可以从公共源极线143C延伸以与第二上配线193B接触。第二上配线193B可以通过每个第二接触插塞157B连接至公共源极线143C。参照图1描述的源极线驱动器37可以通过第二上配线193B连接至公共源极线143C。第二上配线193B可以形成为板状或网状。

第三接触插塞175C可以从遮蔽图案160延伸以与第二上配线193B接触。第三接触插塞175C可以在位线143B1和143B2彼此间隔开的方向上彼此间隔开第二距离l2。第三接触插塞175C也可以在位线143B1和143B2的延伸方向上彼此间隔开第三距离l3。

第二接触插塞175B可以在公共源极线143C的延伸方向上彼此间隔开第四间隔l4。

上述第一距离l1至第四距离l4可以被设计为具有各种数值，并且可以基于半导体存储器装置的设计规则来确定。

根据本公开的实施方式，尽管用作电源线的第一上配线193A具有低电阻，但是可以通过遮蔽图案160减小第一位线143B1和第一上配线193A之间的耦合噪声。因此，可以使由于耦合噪声限制对第一上配线193A的布置自由度的限制最小化。

根据本公开的实施方式，公共源极线143C可以通过遮蔽图案160、第二接触插塞175B和第三接触插塞175C连接至第二上配线193B。因此，可以减小公共源极线143C和第二上配线193B之间的互连接结构的电阻，从而可以使源极线弹跳(source line bouncing)最小化。

如上所述，耦合噪声和源极线弹跳被最小化，使得可以改善半导体存储器装置的操作特性。

根据本公开的实施方式，通过遮蔽图案160可以增加第二上配线193B和第二位线143B2之间的电容。因此，在擦除操作期间，由于电容耦合，遮蔽图案160可以将高电压传送到与遮蔽图案160交叠的第二位线143B2。结果，即使无法为图1所示的页缓冲器组35提供用于向第二位线143B2施加诸如擦除电压之类的高电压的高电压晶体管，也可以提高擦除效率。

尽管以上示例了在第一层级LV1下方形成的存储器单元阵列是三维存储器单元阵列的情况，但是存储器单元阵列可以被实现为二维存储器单元阵列。

在下文中，将示意性地描述根据本公开的实施方式的半导体存储器装置的制造方法。在包括逻辑电路的基板上形成三维存储器单元阵列或二维存储器单元阵列之后，可以执行以下工艺。

图6A至图6F是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。

参照图6A，焊盘图案203A、位线203B和公共源极线203C可以形成为贯穿覆盖存储器单元阵列的上绝缘层201。焊盘图案203A、位线203B和公共源极线203C可以彼此间隔开。

位线203B和公共源极线203C可以连接至存储器单元阵列。位线203B可以对应于图3A或图3B中所示的位线BL，并且公共源极线203C可以对应于图3A或图3B所示的公共源极线CSL。

焊盘图案203A可以连接至输出焊盘(未示出)，以输出从图1所示的逻辑电路LC的内部电压发生器20生成的内部电源电压VCCI或内部接地电压VSSI。

焊盘图案203A、位线203B和公共源极线203C中的每个可以包括铜(Cu)。

随后，第一绝缘层211可以形成在上绝缘层201上。第一绝缘层211可以延伸以覆盖焊盘图案203A、位线203B和公共源极线203C。第一绝缘层211可以防止铜的扩散，并且可以由能够用作蚀刻停止层的材料形成。在实施方式中，第一绝缘层211可以包括参照图4描述的氮掺杂碳化硅(NDC)。

随后，遮蔽金属层230L和第二绝缘层241可以顺序地层叠在第一绝缘层211上。遮蔽金属层230L可以包括屏障金属221和在屏障金属221上的金属223。第二绝缘层241可以包括与第一绝缘层211的绝缘材料不同的绝缘材料。在实施方式中，第二绝缘层241可以包括氧化物。

随后，可以在第二绝缘层241上形成第一掩模图案251。可以通过使用第一掩模图案251作为蚀刻屏障的蚀刻工艺来蚀刻第二绝缘层241，来形成第一孔253A1、第二孔253B1和第三孔253C。

第一孔253A1、第二孔253B1和第三孔253C中的每个可以暴露出遮蔽金属层230L。第一孔253A1可以与焊盘图案203A交叠，第二孔253B1可以与公共源极线203C交叠，并且第三孔253C可以与至少一条位线203B交叠。

可以在暴露出遮蔽金属层230L之后去除第一掩模图案251。

参照图6B，可以形成第二掩模图案255，以填充图6A所示的第三孔253C。第二掩模图案255可以延伸到第二绝缘层241上。第二掩模图案255可以包括用于使图6A所示的第一孔253A1和第二孔253B1开口的孔。

随后，可以通过使用第二掩模图案255作为蚀刻屏障通过蚀刻工艺来蚀刻遮蔽金属层230L。因此，可以形成扩展的第一孔253A2和扩展的第二孔253B2，以暴露出第一绝缘层211。遮蔽金属层230L可以被蚀刻以使得在第一绝缘层211和第二绝缘层241之间限定第一凹槽257A和第二凹槽257B。因此，遮蔽图案230可以形成为具有沿着第一凹槽257A和第二凹槽257B限定的侧壁。第一凹槽257A可以与扩展的第一孔253A2连通，并且第二凹槽257B可以与扩展的第二孔253B2连通。

在形成遮蔽图案230之后，可以去除第二掩模图案255。

参照图6C，可以在图6B所示的扩展的第一孔253A2、扩展的第二孔235B2和第三孔253C的侧壁上形成间隔物绝缘层243A、243B和243C。间隔物绝缘层243A、243B和243C可以由与第一绝缘层211的绝缘材料不同的绝缘材料形成。在实施方式中，间隔物绝缘层243A、243B和243C可以包括氧化物。

形成间隔物绝缘层243A、243B和243C的工艺可以包括在图6B所示的扩展的第一孔253A2、扩展的第二孔235B2和第三孔253C的表面上形成间隔物层的工艺，并且可以包括通过回蚀工艺蚀刻间隔物层的工艺。

间隔物绝缘层243A、243B和243C可以包括第一间隔物绝缘层243A、第二间隔物绝缘层243B和第三间隔物绝缘层243C。第一间隔物绝缘层243A可以形成在扩展的第一孔253A2的侧壁上以填充图6B所示的第一凹槽257A。第二间隔物绝缘层243B可以形成在扩展的第二孔253B2的侧壁上以填充图6B中所示的第二凹槽257B。第三间隔物绝缘层243C可以形成在第三孔253C的侧壁上。

随后，可以通过由第一间隔物绝缘层243A围绕的扩展的第一孔253A2的中央区域和由第二间隔物绝缘层243B围绕的扩展的第二孔253B2的中央区域，选择性地蚀刻第一绝缘层211。因此，第一下孔259A可以形成为与扩展的第一孔253A2连通。第一下孔259A可以暴露出焊盘图案203A。此外，第二下孔259B可以形成为与扩展的第二孔253B2连通。第二下孔259B可以暴露出公共源极线203C。

参照图6D，可以形成第一接触插塞245A、第二接触插塞245B和第三接触插塞245C。第一接触插塞245A、第二接触插塞245B和第三接触插塞245C可以分别与焊盘图案203A、公共源极线203C和遮蔽图案230接触。

形成第一接触插塞245A、第二接触插塞245B和第三接触插塞245C的工艺可以包括在第一间隔物绝缘层243A至第三间隔物绝缘层243C上形成导电材料以填充如图6C所示的第一下孔259A、扩展的第一孔253A2、第二下孔259B、扩展的第二孔253B2和第三孔253C的工艺，并且可以包括对导电材料进行平坦化以暴露出第二绝缘层241的工艺。导电材料可以包括屏障金属和在屏障金属上的金属。

通过上述工艺，可以形成填充图6C所示的第一下孔259A和扩展的第一孔253A2的第一接触插塞245A、填充图6C所示的第二下孔259B和扩展的第二孔253B2的第二接触插塞245B、以及填充图6C所示的第三孔253C的第三接触插塞245C。

参照图6E，可以在第二绝缘层241上形成导电层261L。导电层261L可以延伸以覆盖第一接触插塞245A至第三接触插塞245C。导电层261L可以形成为其中层叠有屏障金属、金属和抗反射涂层(ARC)的结构。例如，屏障金属和ARC中的每个可以包括氮化钛层(TiN)，并且金属可以包括铝(Al)。

随后，可以在导电层261L上设置掩模图案271。

参照图6F，可以通过使用图6E所示的掩模图案271作为蚀刻屏障通过导电层261L的蚀刻工艺来形成第一上配线261A和第二上配线261B。第一上配线261A和第二上配线261B可以彼此隔离。可以在形成第一上配线261A和第二上配线261B之后去除掩模图案271。

第一上配线261A可以与第一接触插塞245A接触并且可以延伸到第二绝缘层241上。第一上配线261A可以与一些位线203B交叠。

第二上配线261B可以与第二接触插塞245B接触，并且可以延伸以与第二绝缘层241和第三接触插塞245C交叠。

图7是例示根据本公开的实施方式的存储器系统1100的配置的框图。

参照图7，存储器系统1100可以包括存储器装置1120和存储器控制器1110。

存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括连接至存储器单元阵列的位线和公共源极线，以及与位线和公共源极线间隔开并传输内部电压的焊盘图案。此外，存储器装置1120可以包括第一上配线和第二上配线，第一上配线和第二上配线设置在与设置有位线、公共源极线和焊盘图案的第一层级间隔开的第二层级中并且包括设置在第一层级和第二层级之间的遮蔽图案。第一上配线可以连接至焊盘图案以传输内部电压，第二上配线可以向公共源极线传输擦除操作所需的操作电压。遮蔽图案可以与第一上配线绝缘，并且可以连接至第二上配线。

存储器控制器1110可以控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114可以检测从存储器装置1120读取的数据中所包括的错误，并且校正检测到的错误。存储器接口1115可以与存储器装置1120接口连接。存储器控制器1110可以还包括用于存储用于与主机接口连接的代码数据等的只读存储器(ROM)。

如上所述配置的存储器系统1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120与存储器控制器1110组合。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议)、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议当中的一种与外部装置(例如，主机)进行通信。

图8是例示根据本公开的实施方式的计算系统1200的配置的框图。

参照图8，计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，可以还包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、图像处理器、图像传感器、移动DRAM等。图像传感器可以包括互补金属氧化物半导体图像传感器(CIS)。

存储器系统1210可以配置有如参照图7所描述的存储器装置1212和存储器控制器1211。

根据本公开，遮蔽图案设置在位线和上配线之间，使得可以减小位线和上配线之间的耦合噪声。因此，可以减小对上配线的布置自由度的限制，并且可以提高半导体存储器装置的操作可靠性。

相关申请的交叉引用

本申请要求于2020年1月17日在韩国知识产权局提交的韩国专利申请No.10-2020-0006824的优先权，其全部公开内容通过引用合并于此。