非易失性半导体存储装置及其制造方法

相关申请

本申请享受以日本专利申请2020－030578号(申请日：2020年2月26日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及非易失性半导体存储装置及其制造方法。

背景技术

近年来，开发了利用膜的电阻变化的电阻变化存储器(ReRAM)。作为ReRAM的一种，开发了利用膜的存储区域中的结晶状态与非晶状态之间的热相转变所引起的电阻值变化的相变存储器(PCM)。另外，反复层叠两个不同的合金而成的超晶格型的PCM能够以较少的电流使膜相变，因此作为容易省电化的存储装置而被关注。

在上述那样的PCM中，为了以低电压驱动单元(cell)，需要低电阻的字线/位线的布线。通过单纯地提高布线膜厚，布线体积会增加，但加工难度高且难以低电阻化。并列配置的布线仅具有取决于半间距(HP：Half Pitch)的线/间隔宽度，容易与邻接布线短路。

发明内容

本实施方式要解决的课题在于，提供一种防止邻接布线间的短路、并且降低了布线电阻的非易失性半导体存储装置及其制造方法。

实施方式的非易失性半导体存储装置具备多个第一布线层、多个第二布线层、第三布线层、第一存储单元、多个第四布线层、以及第二存储单元。多个第一布线层沿第一方向延伸。多个第二布线层沿与第一方向交叉的第二方向延伸，相对于多个第一布线层设置在与第一方向以及第二方向交叉的第三方向上方。第三布线层沿第二方向延伸，相对于多个第二布线层设于第三方向上方。第一存储单元在多个第二布线层与多个第一布线层的交叉部分配置于第二布线层与第一布线层之间，并具有第一电阻变化膜。多个第四布线层沿第一方向延伸，相对于多个第三布线层设于第三方向上方。第二存储单元在多个第四布线层与多个第三布线层的交叉部分，配置于第四布线层与第三布线层之间，并具有第二电阻变化膜。第二布线层与第三布线层的层叠结构在其层叠界面处在第一方向上具有凹陷结构。

附图说明

图1是实施方式的非易失性半导体存储装置的示意性的俯视结构图。

图2是图1的存储单元两级结构部分的示意性的俯视结构图。

图3是实施方式的非易失性半导体存储装置的电路结构图。

图4是实施方式的非易失性半导体存储装置的示意性的平面图案结构图。

图5是表示作为能够应用于实施方式的非易失性半导体存储装置的布线材料的组合而以钨与钼为例的布线电阻(Ω/sq)与布线宽度WD(a.u.)的关系的示意性的图。

图6A是在实施方式的非易失性半导体存储装置中，由下部布线层G2与上部布线层U2的两层结构构成的邻接的布线层的覆盖(overlay)0下的配置例。

图6B是在实施方式的非易失性半导体存储装置中，具有由下部布线层G2与上部布线层U2的两层结构构成的邻接的布线层的覆盖(overlay)的例子中的配置例。

图7A是对在比较例的非易失性半导体存储装置中，在下部布线层G2上形成上部布线层U2，并形成由两层结构构成的布线层的制造工序进行说明的示意性的剖面结构图。

图7B是对在比较例的非易失性半导体存储装置中，在下部布线层G2上形成上部布线层U2，进而通过共切(日语：共切り)形成由两层结构构成的布线层的制造工序进行说明的示意性的剖面结构图。

图8A是在比较例的非易失性半导体存储装置中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的剖面结构图。

图8B是在第一实施方式的非易失性半导体存储装置中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的剖面结构图。

图9A是在第二实施方式的非易失性半导体存储装置中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的剖面结构图。

图9B是在第二实施方式的变形例1的非易失性半导体存储装置中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的剖面结构图。

图9C是在第二实施方式的变形例2的非易失性半导体存储装置中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的剖面结构图。

图10A是在第三实施方式的非易失性半导体存储装置中，由在下部布线层G2与上部布线层U2之间还具备金属层27的结构构成的布线层的示意性的剖面结构图。

图10B是在第三实施方式的变形例的非易失性半导体存储装置中，下部布线层G2的Y方向的中心线、上部布线层U2的Y方向的中心线、以及金属层27的Y方向的中心线分别位于不同的位置的结构的示意性的剖面结构图。

图10C是在第三实施方式的非易失性半导体存储装置中，下部布线层G2的Y方向的间距PG2与上部布线层U2的Y方向的间距PU2的说明图。

图11A是在比较例的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其1)。

图11B是在比较例的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其2)。

图11C是在比较例的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其3)。

图12A是在第一实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其1)。

图12B是在第一实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其2)。

图12C是在第一实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其3)。

图13A是在第二实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其1)。

图13B是在第二实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其2)。

图13C是在第二实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其3)。

图13D是在第二实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其4)。

图13E是在第二实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其5)。

图14A是在第三实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其1)。

图14B是在第三实施方式的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法的一工序的示意性的剖面结构图(其2)。

图15A是在第一实施方式的非易失性半导体存储装置中，形成下部布线层G2的制造方法的一工序的示意性的剖面结构图(其1)。

图15B是在第一实施方式的非易失性半导体存储装置中，形成下部布线层G2的制造方法的一工序的示意性的剖面结构图(其2)。

图15C是在第一实施方式的非易失性半导体存储装置中，形成下部布线层G2的制造方法的一工序的示意性的剖面结构图(其3)。

图16A是在第一实施方式的非易失性半导体存储装置中，形成下部布线层G2的另一制造方法的一工序的示意性的剖面结构图(其1)。

图16B是在第一实施方式的非易失性半导体存储装置中，形成下部布线层G2的另一制造方法的一工序的示意性的剖面结构图(其2)。

图16C是在第一实施方式的非易失性半导体存储装置中，形成下部布线层G2的另一制造方法的一工序的示意性的剖面结构图(其3)。

图17A是比较例的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图17B是第四实施方式的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图17C是第四实施方式的变形例1的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图17D是第四实施方式的变形例2的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图17E是第四实施方式的变形例3的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图17F是第四实施方式的变形例4的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图17G是第四实施方式的变形例5的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图17H是第四实施方式的变形例6的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图18A是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其1)。

图18B是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其2)。

图19是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其3)。

图20A是对第一实施方式的非易失性半导体存储装置的第二制造方法的一工序进行说明的示意性的俯视结构图(其4)。

图20B是对第一实施方式的非易失性半导体存储装置的第二制造方法的一工序进行说明的示意性的俯视结构图(其5)。

图21A是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其6)。

图21B是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其7)。

图22是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其8)。

图23是对第一实施方式的非易失性半导体存储装置以及第一制造方法的一工序进行说明的示意性的俯视结构图(其9)。

图24是对第一实施方式的非易失性半导体存储装置的第二制造方法的一工序进行说明的示意性的俯视结构图。

图25A是对第四实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构图(其1)。

图25B是对第四实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构图(其2)。

图26A是对第四实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构图(其3)。

图26B是对第四实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构图(其4)。

图27A是第四实施方式的非易失性半导体存储装置的制造方法的沿着图25A的V－V线的示意性的剖面结构图。

图27B是第四实施方式的非易失性半导体存储装置的制造方法的沿着图25A的VI－VI线的示意性的剖面结构图。

图28A是第四实施方式的非易失性半导体存储装置的制造方法的沿着图25B的VII－VII线的示意性的剖面结构图。

图28B是第四实施方式的非易失性半导体存储装置的制造方法的沿着图25B的VIII－VIII线的示意性的剖面结构图。

图28C是图28B的区域A部分的放大剖面结构图。

图28D是图28B的区域A部分的变形例1的放大剖面结构图。

图28E是图28B的区域A部分的变形例2的放大剖面结构图。

图28F是图28B的区域A部分的变形例3的放大剖面结构图。

图29是第四实施方式的非易失性半导体存储装置的制造方法的沿着图26A的IX－IX线的示意性的剖面结构图。

图30是第四实施方式的非易失性半导体存储装置的制造方法的沿着图26A的X－X线的示意性的剖面结构图。

图31A是第四实施方式的非易失性半导体存储装置的制造方法的沿着图26A的XI－XI线的示意性的剖面结构图。

图31B是图31A的区域C部分的放大剖面结构图。

图31C是图31A的区域C部分的变形例1的放大剖面结构图。

图31D是图31A的区域C部分的变形例2的放大剖面结构图。

图31E是图31A的区域C部分的变形例3的放大剖面结构图。

图32是第四实施方式的非易失性半导体存储装置的制造方法的沿着图26B的XII－XII线的示意性的剖面结构图。

附图标记说明

1…非易失性半导体存储装置，10、101、102…存储单元(层叠膜)，11…第一布线层，11G…第一下部布线层，11U…第一上部布线层，12…第二布线层，12G…第二下部布线层，12U…第二上部布线层，13…第三布线层，13G…第三下部布线层，13U…第三上部布线层，22…选择器，21、23、25…导电膜，24…电阻变化膜，26…电极层，31、31S，31B…层间绝缘膜

具体实施方式

接下来，参照附图对实施方式进行说明。在以下说明的附图的记载中，对相同或者类似的部分标注相同或者类似的附图标记。但是，应注意附图是示意性的，各构成部件的厚度与平面尺寸的关系等与现实不同。因而，具体的厚度、尺寸应参考以下的说明进行判断。另外，当然在附图的彼此间也包括彼此的尺寸的关系、比率不同的部分。

另外，以下所示的实施方式例示了用于将技术构思具体化的装置、方法，但并不限定各构成部件的材质、形状、结构、配置等。该实施方式在权利要求的范围内，能够进行各种变更。

[实施方式]

如图1所示，实施方式的非易失性半导体存储装置1的示意性的俯视结构例如以3行×3列的阵列状层叠四层。图1的存储单元两级结构部分的示意性的俯视结构如图2所示。

如图1所示，实施方式的非易失性半导体存储装置1具备交叉点型存储结构，具备：多个第一布线层11，配置于同一平面上；多个第二布线层12，在多个第一布线层11上的同一平面上以三维的方式交叉配置；以及存储单元10，在这些多个第二布线层12与多个第一布线层11的交叉部分，配置于第二布线层12与第一布线层11之间。实施方式的非易失性半导体存储装置1例如也可以配置于绝缘基板上，该绝缘基板具备在半导体基板上形成的绝缘层。

第一布线层11与第二布线层12非平行地以三维的方式交叉。例如，如图1所示，多个存储单元10在二维方向(XY方向)上配置为矩阵状，而且该矩阵状的阵列在与XY平面正交的Z方向上层叠多层。第一布线层11在Z方向上邻接地配置的存储单元10间共用，同样，第二布线层12在Z方向上邻接地配置的存储单元10间共用。在图1中，省略了在邻接地配置的多个第一布线层11间、邻接地配置的多个第二布线层12间以及邻接地配置的存储单元10间配置层间绝缘膜的图示。

也有将第一布线层11称作位线、将第二布线层12称作字线的情况。另外，交叉点型存储结构能够进行多层层叠。位线、字线的称呼也可以相反。

在实施方式的非易失性半导体存储装置中，电阻变化存储器(ReRAM：ResistiveRandom Access Memory)、相变存储器(PCM:Phase-Change Memory)、铁电存储器(FeRAM：Ferroelectric Random Access Memory)等均能够应用。另外，也能够应用磁隧道结(MTJ：Magneto Tunnel Junction)电阻变化元件。在以下的说明中，主要对PCM进行说明。

(存储单元的构成)

如图2所示，实施方式的非易失性半导体存储装置1的存储单元10具有在第一布线层11与第二布线层12之间串联连接的存储元件、以及选择器22。存储元件具有电阻变化膜24。

在实施方式的非易失性半导体存储装置1中，在PCM交叉点阵列结构中，具备将第一布线层11、第二布线层12以及第三布线层13等所有的布线至少分为两次而在并列方向上加工的结构。

在实施方式的非易失性半导体存储装置1中，若设并列配置的布线的线/间隔尺寸例如为约20.5nm/约20.5nm，则半间距HP为20.5nm。

在本实施方式的非易失性半导体存储装置1中，为了以低电压驱动单元，需要低电阻的字线/位线的布线，具体而言，作为单元的驱动电压，例如约为8.0V左右，作为邻接单元的半选择单元的驱动电压，例如约为4V左右。

如图2所示，第一布线层11具备第一下部布线层11G1与第一上部布线层11U1的两层结构。另外，第二布线层12具备第二下部布线层12G2与第二上部布线层12U2的两层结构。第三布线层13具备第三下部布线层13G3与第三上部布线层13U3的两层结构。

配置于第二布线层12与第一布线层11之间的第一存储单元101具备层叠膜(21、22、23、24、25、26)，配置于第三布线层13与第二布线层12之间的第二存储单元102同样具备层叠膜(21、22、23、24、25、26)。如图1所示，第一存储单元101以及第二存储单元102与存储单元10对应，但为了便于说明而进行了区分。同样，如图1所示，第三布线层13与第一布线层11对应，但为了便于说明而进行了区分。

选择器22例如也可以是两端子间开关元件。在施加于两端子间的电压为阈值以下的情况下，该开关元件为“高电阻”状态，例如电气非导通状态。在施加于两端子间的电压为阈值以上的情况下，开关元件为“低电阻”状态，例如变为电导通状态。开关元件也可以无论电压为哪种极性均具有该功能。在该开关元件中，包含选自由碲(Te)、硒(Se)以及硫黄(S)组成的组中的至少1种以上的硫族元素。或者，也可以包含作为包含上述硫族元素的化合物的硫族化合物(chalcogenide)。该开关元件除此之外，也可以包含选自硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)、锑(Sb)组成的组中的至少1种以上的元素。

另外，选择器22例如能够由具有PIN(p-intrinsic-n)结构的硅二极管等构成。

电阻变化膜24能够对电阻相对较低的状态(置位状态)与电阻相对较高的状态(复位状态)进行电开关，非易失性地存储数据。选择器22防止对所选择的存储单元进行电接入(初写入(forming)/写入/擦除/读出)时的潜行电流(sneak current)。

电阻变化膜24例如包含金属氧化物。作为该金属氧化物，例如能够使用选自由锆(Zr)、钛(Ti)、铝(Al)、铪(Hf)、锰(Mn)、钽(Ta)、钨(W)组成的组中的1种金属、或者2种以上金属的合金的氧化物。

在将存储单元10形成为超晶格型的PCM的情况下，电阻变化膜24由层叠有多个硫族化合物的层的超晶格结构形成。用于电阻变化膜24的硫族化合物例如像Sb

电阻变化膜24被导电膜25与导电膜23夹持。导电膜25以及导电膜23具备金属膜或者金属氮化膜。作为导电膜25以及导电膜23，例如也能够使用氮化钛膜。

在导电膜25与第二布线层12之间配置有电极层26。在电极层26中，例如能够应用W、Ti、Ta、或者它们的氮化物等。另外，也可以是，电阻变化膜24由Si形成，电极层26由Ni或者Pt形成。关于第一布线层11以及第二布线层12的材料，之后进行叙述。

在第一布线层11与选择器22之间配置有导电膜21。导电膜21具备金属膜或者金属氮化膜。导电膜21例如也可以具备碳、碳氮化物(CN)、钛氮化物(TiN)、W、Cu或者Al等导电性材料。导电膜21与第一布线层11连接。

导电膜21、23、25防止夹持导电膜21、23、25的上下的层间的元素的扩散。另外，导电膜21、23、25提高夹持导电膜21、23、25的上下的层间的密接性。

当通过第一布线层11以及第二布线层12对电阻相对较低的低电阻状态(置位状态)的电阻变化膜24施加复位电压时，电阻变化膜24能够切换为电阻相对较高的高电阻状态(复位状态)。当对高电阻状态(复位状态)的电阻变化膜24施加比复位电压高的置位电压时，电阻变化膜24能够切换低电阻状态(置位状态)。

实施方式的非易失性半导体存储装置1的基本电路结构如图3所示，在第一布线层11与第二布线层12的交叉点连接有存储单元10。在图3中，存储单元10表示为电阻变化膜24与选择器22的串联结构。如图1所示，非易失性半导体存储装置1例如具有四层的层叠结构，因此在该情况下，图3所示的电路结构被层叠四层。

如图4所示，实施方式的非易失性半导体存储装置1的示意性的平面图案结构例具备多个第一布线层(位线)11、多个第二布线层(字线)12、以及配置于多个位线11与多个字线12的交叉部的存储单元10。图4的构成是配置有一层存储单元10的例子。

(布线材料的选择)

能够应用于实施方式的非易失性半导体存储装置1的第一布线层11以及第二布线层12也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种硅化物材料。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种氮化物。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的具有任意混合比的材料。

作为硅化物材料，例如能够应用NiSi、CoSi、WSi、TiSi。作为材料的混合比，例如包括Ni：Si＝1：1、0.5：1等。另外，在各布线层中，在上部布线层U与下部布线层G中，金属材料使用相同的材料。

(布线电阻与布线宽度的关系＿Mo、W)

作为能够应用于实施方式的非易失性半导体存储装置1的布线材料的组合，以W与Mo为例的布线电阻(Ω/sq)与布线宽度WD(a.u.)的关系如图5所示那样示意地表示。在布线宽度WD(a.u.)＝X2时，W布线与Mo布线具有电阻上大致相同的值。

根据实施方式的非易失性半导体存储装置，隔着一层存储单元结构而与交叉点对置的布线层也可以具备互不相同的材料。在加工上方的布线层时，下方的布线层不易被蚀刻，因此能够提供避免布线电阻的上升并降低了布线电阻的非易失性半导体存储装置。

(邻接的两层布线的配置例)

在图6A中，示出在实施方式的非易失性半导体存储装置1中由沿X方向延伸的下部布线层G2与上部布线层U2的两层结构构成的邻接的布线层的覆盖(overlay)0时的配置例。另外，在图6B中，示出具有覆盖的例子中的配置例。

如图6A所示，上部布线层U2的Y方向的宽度为2W1、下部布线层G2的Y方向的宽度为2Y1，邻接的布线层间的间隔为SP0。作为具体的数值例，若设半间距HP＝14nm、W1＝7.5nm、Y1＝5nm，则W1－Y1＝2.5nm，SP0＝2HP－2W1＝13nm。假设上部布线层U2与下部布线层G2在Y方向上错开，到不再接触为止的偏移量＝2Y1+W1－Y1＝12.5nm。

另一方面，如6B所示，在具有覆盖(overlay)＝8nm情况下，W3＝10.5nm、W2＝4.5nm、SP1＝SP0－Y1＝8nm。因此，若图6B所示，为了在两层结构构成的邻接的布线层间确保间隔，在设想蚀刻下部布线层G2时，为了确保与SP0＝13nm相同程度的间隔R，需要蚀刻至Z1＝11nm为止，R1＝13.3nm。

对在下部布线层G2上形成上部布线层U2、并使用硬掩模HM蚀刻上部布线层U2的工序进行说明的示意性的截面结构如图7A所示。在图7A中，下部布线层G2与上部布线层U2间的间隔SPA较窄。而且，对通过与上部布线层U2同时蚀刻加工来蚀刻下部布线层G2的工序进行说明的示意性的截面结构如图7B所示。通过利用与上部布线层U2同时蚀刻加工来蚀刻下部布线层G2，从而如图7B所示，能够在上部布线层U2与下部布线层G2间确保间隔SPB。然而，在利用与上部布线层U2同时蚀刻加工来加工下部布线层G2的情况下，例如若设想半间距HP＝14nm，则需要过度的过蚀刻，加工难度高。利用与上部布线层U2同时蚀刻加工来加工下部布线层G2是指，如图7A以及图7B所示那样，通过上部布线层U2的过蚀刻，也对下部布线层G2进行蚀刻。在图7A中，箭头EMA表示对于硬掩模HM的蚀刻方向，箭头EGA表示对于下部布线层G2的蚀刻方向。在图7B中，箭头EMB表示对于硬掩模HM的蚀刻方向，箭头EGB表示对于下部布线层G2的蚀刻方向。通过上部布线层U2的过蚀刻，下部布线层G2也被蚀刻，在图7B中，在下部布线层G2与上部布线层U2间能够确保间隔SPB。另外，在图7A以及图7B中，下部布线层G2埋入层间绝缘膜31而形成。

(比较例)

在比较例的非易失性半导体存储装置中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的截面结构如图8A所示。如图8A所示，下部布线层G2埋入层间绝缘膜31而形成，在上部布线层U2与下部布线层G2间仅能够形成较窄的间隔N(U2－G2)。

(第一实施方式)

在第一实施方式的非易失性半导体存储装置1中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的截面结构如图8B所示。沿X方向延伸的布线层具备下部布线层G2和上部布线层U2的层叠结构。这里，层叠结构在层叠界面处，在Y方向上具备凹陷结构。在图8B的例子中，凹陷结构配置于与上部布线层U2相接的下部布线层G2的上部两侧。凹陷结构在Y－Z面上，具备半圆形状的截面结构。在该凹陷结构填充有与层间绝缘膜31相同的层间绝缘膜31S。在第一实施方式的非易失性半导体存储装置中，在上部布线层U2与下部布线层G2间形成与图8A的比较例相比相对较宽的间隔W(U2－G2)。以下进行详细叙述。

如图8B所示，下部布线层G2具有下部布线层G2的表面中的与上部布线层U2相接的上侧的第一面S1、以及从Y方向上第一面S1的外侧周边沿Y方向且Z方向朝外侧延伸的第二面S2。

上部布线层U2具有上部布线层U2的表面中的与下部布线层G2的第一面S1相接的第三面S3，第三面S3在Y方向上比第一面S1长。

下部布线层G2还具有第四面S4，该第四面S4从第一面S1的内侧周边沿Y方向且Z方向朝外侧延伸，第四面S4隔着第一面S1，位于与第二面S2在Y方向上相反的一侧。

在第二面S2上设有层间绝缘膜31S。

第三面S3在Y方向上具有一端EG1和另一端EG2，第四面S4在Y方向上，位于一端EG1与另一端EG2之间。

在第三面S3与第四面S4之间设有层间绝缘膜31S。

在第一实施方式中，上部布线层U2以及下部布线层G2具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料、任一种硅化物材料或者任一种氮化物材料。以下相同。

(第二实施方式)

在第二实施方式的非易失性半导体存储装置1中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的截面结构如图9A所示。沿X方向延伸的布线层具备下部布线层G2和上部布线层U2的层叠结构。这里，层叠结构在层叠界面处，在Y方向上具备凹陷结构。在图9A的例子中，凹陷结构配置于与下部布线层G2相接的上部布线层U2的下部两侧。凹陷结构在Y－Z面上，具备半圆形状的截面结构。在该凹陷结构中填充与层间绝缘膜31相同的绝缘膜。在第二实施方式的非易失性半导体存储装置中，在上部布线层U2与下部布线层G2间形成与图8A的比较例相比相对较宽的间隔W(U2－G2)。

如图9A所示，上部布线层U2具有上部布线层U2的表面中的与下部布线层G2相接的下侧的第一面S1、以及从Y方向上第一面S1的外侧周边沿Y方向且Z方向朝外侧延伸的第二面S2。

上部布线层U2具有上部布线层U2的表面中的与下部布线层G2的第一面S1相接的第三面S3，第三面S3在Y方向上比第一面S1长。

第三面S3在Y方向上具有一端EG1和另一端EG2。

(第二实施方式＿变形例1)

在第二实施方式的变形例1的非易失性半导体存储装置1中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的截面结构如图9B所示。沿X方向延伸的布线层具备下部布线层G2和上部布线层U2的层叠结构。这里，层叠结构在层叠界面处在Y方向上具备凹陷结构。在图9B的例子中，凹陷结构配置于与上部布线层U2相接的下部布线层G2的上部两侧。凹陷结构在Y－Z面上，具备U字形状的截面结构。在该凹陷结构中填充与层间绝缘膜31相同的绝缘膜。在第二实施方式的变形例1的非易失性半导体存储装置中，在上部布线层U2与下部布线层G2间形成与图8A的比较例相比相对较宽的间隔W(U2－G2)。

如图9B所示，下部布线层G2具有下部布线层G2的表面中的与上部布线层U2相接的上侧的第一面S1、以及从Y方向上第一面S1的外侧周边沿Y方向且Z方向朝外侧延伸的第二面S2。

上部布线层U2具有上部布线层U2的表面中的与下部布线层G2的第一面S1相接的第三面S3，第三面S3在Y方向上比第一面S1长。

第三面S3在Y方向上具有一端EG1和另一端EG2。

(第二实施方式＿变形例2)

在第二实施方式的变形例2的非易失性半导体存储装置1中，由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的示意性的截面结构如图9C所示。沿X方向延伸的布线层具备下部布线层G2和上部布线层U2的层叠结构。这里，层叠结构在层叠界面处在Y方向上具备凹陷结构。在图9C的例子中，凹陷结构配置于上部布线层U2与下部布线层G2这两方。凹陷结构在Y－Z面上，具备半圆形状的截面结构。在该凹陷结构中填充与层间绝缘膜31相同的绝缘膜。在第二实施方式的变形例2的非易失性半导体存储装置中，在上部布线层U2与下部布线层G2间形成与图8A的比较例相比相对较宽的间隔W(U2－G2)。

如图9C所示，下部布线层G2具有下部布线层G2的表面中的与上部布线层U2相接的上侧的第一面S1、以及从Y方向上第一面S1的外侧周边沿Y方向且Z方向朝外侧延伸的第二面S2。

上部布线层U2具有上部布线层U2的表面中的与下部布线层G2的第一面S1相接的第三面S3，第三面S3在Y方向上比第一面S1长。

第三面S3在Y方向上具有一端EG1和另一端EG2。

(第三实施方式)

在第三实施方式的非易失性半导体存储装置中，由在下部布线层G2与上部布线层U2之间还具备金属层27的结构构成的布线层的示意性的截面结构如图10A所示。

如图10A所示，第三实施方式的非易失性半导体存储装置1还具备配置于下部布线层G2与上部布线层U2之间且与上部布线层U2不同的金属层27。沿X方向延伸的布线层具备下部布线层G2、金属层27、以及上部布线层U2的层叠结构。这里，层叠结构通过夹设金属层27而在Y方向上具备凹陷结构。在图10A的例子中，凹陷结构配置于上部布线层U2与下部布线层G2之间的金属层27的两方的侧壁。凹陷结构在Y－Z面上具备矩形形状的截面结构。在该凹陷结构中填充与层间绝缘膜31相同的绝缘膜。在第三实施方式的非易失性半导体存储装置中，在上部布线层U2与下部布线层G2间形成与图8A的比较例相比相对较宽的间隔W(U2－G2)。

下部布线层G2还具备第一金属层27，该第一金属层27由与上部布线层U2不同的金属设置，并与上部布线层U2连接。

参照图10A，以下进行详细叙述。另外，参照图2对两层存储单元结构进行说明。

如图10A以及图2所示，第三实施方式的非易失性半导体存储装置1具备多个第一布线11、多个第二布线G2(12G)、多个第三布线U2(12U)、多个第四布线27、多个第五布线13G、第一存储单元101、以及第二存储单元102。多个第一布线11沿Y方向延伸。

多个第二布线G2(12G)沿与Y方向交叉的X方向延伸，设于与多个第一布线11在Y方向以及X方向上交叉的Z方向上方，在Y方向上至少具有第一宽度。

多个第三布线U2(12U)沿X方向延伸，在Y方向至少具有第二宽度，相对于第二布线G2(12G)设于Z方向上方。

多个第四布线27沿X方向延伸，在Y方向上具有比第一宽度以及第二宽度小的第三宽度，在Z方向下方分别与第二布线G2(12G)连接，在Z方向上方分别与第三布线U2(12U)连接。

多个第五布线13G沿Y方向延伸，相对于多个第三布线U2设于Z方向上方。

第一存储单元101在多个第五布线13G、多个第一布线11以及多个第二布线G2的多个交叉部分，配置于第一布线11与第二布线G2之间，并具有第一电阻变化膜24。

第二存储单元102在多个第三布线U2(12U)与多个第五布线13G的多个交叉部分，配置于第三布线U2(12U)与第五布线13G之间，并具有第二电阻变化膜24。

(变形例)

在第三实施方式的变形例的非易失性半导体存储装置1中，下部布线层G2的Y方向的中心线CG2、上部布线层U2的Y方向的中心线CU2、以及金属层27的Y方向的中心线C27分别位于不同的位置的结构的示意性的截面结构如图10B所示。如图10B所示，第二布线G2的Y方向上的中心线CG2、以及与连接于第二布线G2的第四布线27连接的第三布线U2的第一方向上的中心线CU2可以位于不同的位置。这里，在图10B的结构例中，与图10A的结构相比，是第四布线27的配置在Y方向上偏移了的例子。

另外，如图10B所示，第四布线27的Y方向上的中心线C27、与第四布线27连接的第二布线G2的Y方向上的中心线CG2、以及与第四布线27连接的第三布线U2的Y方向上的中心线CU2可以位于不同的位置。另外，在图10A所示的第三实施方式的非易失性半导体存储装置中，中心线C27与中心线CG2不同，但与中心线CU2一致。

(Y方向间距)

在第三实施方式的非易失性半导体存储装置1中，下部布线层G2的Y方向的间距PG2与上部布线层U2的Y方向的间距PU2如图10C所示。如图10C所示，也可以是，多个第二布线G2在Y方向上以第一间距PG2设置，多个第四布线27在Y方向上以第一间距PG2设置，多个第三布线U2在Y方向上以第一间距PU2(＝PG2)设置。即，也可以是，多个第二布线G2、多个第四布线27、以及多个第三布线U2在Y方向上以相同的间距PG2配置。另外，第四布线27与第二布线G2也可以由相同的材料一体地形成。

另外，第四布线27由与第二布线G2以及第三布线U2不同的材料形成。

在第三实施方式的非易失性半导体存储装置1中，能够通过由两种不同的金属材料对上部布线层进行成膜并选择性地对与下部布线层G2接触的金属层27进行蚀刻来形成。

在第三实施方式中，上部布线层U2以及下部布线层G2具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料、任一种硅化物材料或者任一种氮化物材料。

另外，金属层27具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料、任一种硅化物材料或者任一种氮化物材料。

(比较例的制造方法)

在比较例的非易失性半导体存储装置中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法如图11A～图11C所示。

(a)首先，如图11A所示，在使用溅射技术等形成下部布线层G2后，使用SiN等硬掩模HM通过RIE对下部布线层G2进行图案化。之后，在被图案化的下部布线层G2间填充层间绝缘膜31。

(b)接下来，如图11B所示，使用RIE技术等对SiN等硬掩模HM与SiO

(c)接下来，图11C所示，在使用溅射技术等形成上部布线层U2后，使用硬掩模HM通过RIE对上部布线层U2进行图案化。

如图11C所示，下部布线层G2埋入层间绝缘膜31而形成，在上部布线层U2与下部布线层G2间仅能够形成较窄的间隔N(U2－G2)。

(第一实施方式的制造方法)

图1所示的基本结构例如能够如以下那样制造。在布线层11上层叠包含存储单元10的层叠膜之后，将层叠膜以及布线层11加工成Y方向的条带结构，在将层间绝缘膜埋入通过加工而形成的层叠膜间的沟槽后，在层叠膜上以及层间绝缘膜上形成布线层12。将布线层12加工成X方向的条带结构，并进一步对加工成条带结构的布线层12之间的下方的层叠膜以及层间绝缘膜也进行加工，从而能够在布线层12与布线层11的交叉部分形成大致柱状(以后，仅称作“柱状”)的由多个层叠膜构成的存储单元10。

(蚀刻气体系统)

作为通过反应性离子蚀刻(RIE：Reactive Ion Etching)形成W布线时的蚀刻气体(蚀刻剂)，例如能够应用CF

与W相比，作为能够应用于Mo的蚀刻的蚀刻剂，也能够应用F、Cl系卤素气体与O

与Mo相比，作为对W的蚀刻有效的蚀刻剂，也能够应用F系气体。金属电极的加工中，与物理蚀刻相比，化学蚀刻为主体，W－F的蒸气压低，与Mo相比更促进蚀刻。通过利用该性质，能够对W进行蚀刻。

在第一实施方式的非易失性半导体存储装置1中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法如图12A～图12C所示。

(a)首先，如图12A所示，在使用溅射技术等形成下部布线层G2后，使用硬掩模HM通过RIE对下部布线层G2进行图案化。作为硬掩模HM，例如能够应用SiN等。之后，在被图案化的下部布线层G2间填充层间绝缘膜31。

(b)接下来，如图12B所示，将下部布线层G2的上部两侧选择性地蚀刻成圆形的凹陷结构。为了选择性地对下部布线层G2进行蚀刻，能够使用湿式蚀刻、干式蚀刻。作为湿式蚀刻，例如在上部布线层U2为W的情况下，能够应用混酸、H

(c)接下来，如图12C所示，在被选择性地蚀刻的凹陷结构中填充与层间绝缘膜31相同的层间绝缘膜31S后，使用化学机械研磨(CMP：Chemical Mechanical Polishing)技术等进行平坦化。其结果，下部布线层G2露出。作为埋入层间绝缘膜31和蚀刻部分并进行平坦化的层间绝缘膜31S的材料，使用SiO

(d)接下来，如图12C所示，在使用溅射技术等形成上部布线层U2后，使用硬掩模HM通过RIE对上部布线层U2进行图案化。

如图12C所示，下部布线层G2埋入层间绝缘膜31以及31S而形成，在上部布线层U2与下部布线层G2间形成与图11C的比较例相比相对较宽的间隔W(U2－G2)。

(第二实施方式的制造方法)

在第二实施方式的非易失性半导体存储装置1中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法如图13A～图13E所示。

(a)首先，如图13A所示，在使用溅射技术等形成下部布线层G2后，使用SiN等硬掩模HM通过RIE对下部布线层G2进行图案化。之后，在被图案化的下部布线层G2间填充层间绝缘膜31。

(b)接下来，如图13A所示，使用RIE技术等对SiN等硬掩模HM与SiO

(c)接下来，如图13A所示，在使用溅射技术等形成上部布线层U2后，使用硬掩模HM通过RIE对上部布线层U2进行图案化。此时，在被图案化的上部布线层U2间，形成为在下部布线层G2以及层间绝缘膜31上也残留上部布线层U2的薄层。

(d)接下来，如图13A所示，在上部布线层U2上形成SiN等衬垫绝缘膜。衬垫绝缘膜使用化学气相沉积(CVD：Chemical Vapor Deposition)法而形成。

(e)接下来，如图13A所示，使用CVD法在上部布线层U2上形成SiN等硬掩模HM。

(f)接下来，如图13B所示，使用湿式蚀刻，对上部布线层U2的薄层部进行蚀刻，形成凹陷结构。作为湿式蚀刻，例如在上部布线层U2为W的情况下，能够应用混酸、H

在上部布线层U2的加工底部残留有一部分布线材料的理由是因为，通过残留一部分布线材料来进行湿式蚀刻，湿式蚀刻的药液在上部布线层U2的底部部分与下部布线层G2的上部部分滞留并施加。另一方面，上部布线层U2的侧壁部能够被SiN等衬垫绝缘膜保护。

(g)接下来，如图13B所示，在去除上部布线层U2的加工底部的衬垫绝缘膜之后，进一步通过干式蚀刻去除加工底部的上部布线层U2以及层间绝缘膜31的上部、下部布线层G2的上部的一部分。另外，根据上部布线层U2的材料以及加工条件，如图13C所示也有上部布线层U2会被蚀刻的情况。

(h)在图13B的工序后，如图13D所示，进一步通过湿式蚀刻去除加工底部的上部布线层U2以及层间绝缘膜31、下部布线层G2的上部的一部分。作为湿式蚀刻条件，例如在上部布线层U2为W的情况下，能够应用混酸、H

通过以上的工序，凹陷结构能够形成各种形状，也能够形成为使上部布线层U2的下摆凹陷的形状、使下部布线层G2上部凹陷的形状、椭圆形状、半圆形状、U字形状、三角形状、矩形形状、或者多边形形状中的任一个、或它们的组合形状。

(第三实施方式的制造方法)

在第三实施方式的非易失性半导体存储装置1中，形成由在下部布线层G2上配置上部布线层U2的两层结构构成的布线层的制造方法如图14A～图14B所示。

(a)首先，如图14A所示，在使用溅射技术等形成下部布线层G2后，使用SiN等硬掩模HM通过RIE对下部布线层G2进行图案化。之后，在被图案化的下部布线层G2间填充层间绝缘膜31。

(b)接下来，如图14A所示，使用RIE技术等对SiN等硬掩模HM与SiO

(c)接下来，如图14A所示，在使用溅射技术等形成金属层27以及上部布线层U2后，使用硬掩模HM通过RIE对上部布线层U2以及金属层27进行图案化。

(d)接下来，如图14B所示，通过湿式蚀刻、RIE在Y方向上去除金属层27的侧壁的一部分。例如，在由多晶硅形成金属层27的情况下，作为蚀刻液，例如能够应用H

根据第三实施方式的制造方法，能够由至少两种以上不同的材料对上层布线进行成膜，仅选择性地蚀刻与下部布线层G2接触的部分，如图14B所示，在上部布线层U2与下部布线层G2间形成间隔。

(形成实施方式的下部布线层G2的制造方法)

在实施方式的非易失性半导体存储装置中，形成下部布线层G2的制造方法如图15A～图15C所示。图15A～图15C所示的制造方法由于在绝缘层埋入金属而形成，因此能够称作镶嵌(Damascene)型布线的制造方法。

(a)首先，如图15A所示，对于层间绝缘膜31，通过RIE，形成沿X方向延伸且在Y方向上具有规定的图案间距的凹陷结构。这里，层间绝缘膜31具备氧化硅膜，该氧化硅膜例如由使用了含有TEOS(Tetraethyl orthosilicate,Tetraethoxysi lane：硅酸乙酯)的原料气体的等离子体CVD法、低压CVD法、ALD(Atomic Layer Deposition，原子层沉积)法、涂覆法等形成。作为TEOS的蚀刻条件，例如为以C

(b)接下来，如图15B所示，在整个面形成成为下部布线层G2的金属层。

(c)接下来，如图15C所示，使用RIE、湿式蚀刻对下部布线层G2的表面进行蚀刻，并进行平坦化。其结果，下部布线层G2的表面露出。在由Mo形成下部布线层G2的情况下，作为RIE的蚀刻气体，例如能够应用BCl

(形成实施方式的下部布线层G2的其他制造方法)

在实施方式的非易失性半导体存储装置中，形成下部布线层G2的其他制造方法如图16A～图16C所示。图16A～图16C所示的制造方法对下部布线层G2进行RIE加工，因此能够称作RIE型布线的制造方法。

(a)首先，如图16A所示，对于层间绝缘膜31，在整个面形成成为下部布线层G2的金属层。

(b)接下来，如图16B所示，通过RIE，形成沿X方向延伸、且在Y方向上具有规定的图案间距的下部布线层G2。在由Mo形成下部布线层G2的情况下，作为RIE，例如能够应用BCl

(c)接下来，如图16C所示，在下部布线层G2间的沟槽埋入层间绝缘膜31B而形成。层间绝缘膜31B例如具备TEOS氧化硅膜。作为TEOS的蚀刻条件，例如为以C

在实施方式的非易失性半导体存储装置的制造方法中，也可以以镶嵌型布线的制造方法、RIE型布线的制造方法为基础而进行组合。根据镶嵌型布线的制造方法，下部布线层G2的形状如图15C所示，成为向Z方向的表面侧扩展的锥形形状。另一方面，根据RIE型布线的制造方法，下部布线层G2的形状如图16C所示成为向Z方向的表面侧缩窄的锥形形状。

(比较例＿两层存储单元结构)

比较例的非易失性半导体存储装置的存储单元两级结构部分的示意性的截面结构如图17A所示。

图17A与从Y―Z方向观察的示意性的截面结构对应。在图17A中，为了对两层存储单元结构进行说明，标记为第一存储单元101、第二存储单元102，但表示相同的存储单元10。此外，将第一存储单元101的层叠膜标记为层叠膜(121、122、123、124、125、126)，将第二存储单元102的层叠膜标记为层叠膜(221、222、223、224、225、226)，但各层与图2相同，与层叠膜(21、22、23、24、25、26)对应，具备相同的层叠膜结构。以下相同。

如图17A所示，比较例的非易失性半导体存储装置具备多个第一布线层11、多个第二布线层12、以及第一存储单元101。多个第一布线层11沿Y方向延伸。多个第二布线层12在多个第一布线层11的上方沿与Y方向交叉的X方向延伸。第一存储单元101在多个第二布线层12与多个第一布线层11的交叉部分，配置于第二布线层12与第一布线层11之间。

而且，如图17A所示，比较例的非易失性半导体存储装置具备多个第三布线层13和第二存储单元102。多个第三布线层13在多个第二布线层12的上方沿Y方向延伸。第二存储单元102在多个第三布线层13与多个第二布线层12的交叉部分，配置于第三布线层13与第二布线层12之间。在邻接的第一存储单元101之间、邻接的第二存储单元102之间、多个第一布线层11与多个第二布线层12之间配置有层间绝缘膜131。层间绝缘膜131是与上述的层间绝缘膜31相同的材料。在多个第二布线层12与多个第三布线层13之间配置有层间绝缘膜131。

如图17A所示，第一布线层11具备第一下部布线层11G和与第一存储单元101连接的第一上部布线层11U的层叠结构。

如图17A所示，第二布线层12具备与第一存储单元101连接的第二下部布线层12G和与第二存储单元102连接的第二上部布线层12U的层叠结构。

如图17A所示，第三布线层13具备与第二存储单元102连接的第三下部布线层13G和第三上部布线层13U的层叠结构。

在比较例的非易失性半导体存储装置中，如图17A所示，由于相互邻接的第二下部布线层12G与第二上部布线层12U之间的间隔较窄，因此容易短路。

(第四实施方式＿两层存储单元结构)

第四实施方式的非易失性半导体存储装置1的存储单元两级结构部分的示意性的截面结构如图17B所示。图17B与从Y―Z方向观察的示意性的截面结构对应。

如图17B所示，第四实施方式的非易失性半导体存储装置1具备多个第一布线层11、多个第二布线层12、以及第一存储单元101。多个第一布线层11沿Y方向延伸。多个第二布线层12在多个第一布线层11的上方沿与Y方向交叉的X方向延伸。第一存储单元101在多个第二布线层12与多个第一布线层11的交叉部分，配置于第二布线层12与第一布线层11之间。第一存储单元101具备第一单元部与第一选择器部。第一单元部具备第一电阻变化膜124。第一选择器部具备第一选择器122，并与第一单元部串联连接。

而且，如图17B所示，第四实施方式的非易失性半导体存储装置1具备多个第三布线层13和第二存储单元102。多个第三布线层13在多个第二布线层12的上方沿Y方向延伸。第二存储单元102在多个第三布线层13与多个第二布线层12的交叉部分配置于第三布线层13与第二布线层12之间。第二存储单元102具备第二单元部与第二选择器部。第二单元部具备第二电阻变化膜224。第二选择器部具备第二选择器222，并与第二单元部串联连接。在邻接的第一存储单元101之间、邻接的第二存储单元102之间、多个第一布线层11与多个第二布线层12之间配置有层间绝缘膜131。层间绝缘膜131是与上述的层间绝缘膜31相同的材料。在多个第二布线层12与多个第三布线层13之间配置有层间绝缘膜131。以下相同。

如图17B所示，第一布线层11具备第一下部布线层11G和与第一存储单元101连接的第一上部布线层11U的层叠结构。

如图17B所示，第三布线层13具备与第二存储单元102连接的第三下部布线层13G和第三上部布线层13U的层叠结构。

如图17B所示，第二布线层12具备与第一存储单元101连接的第二下部布线层12G和与第二存储单元102连接的第二上部布线层12U的第一层叠结构。第一层叠结构在层叠界面处在Y方向上具备第一凹陷结构。

第一凹陷结构配置于与第二上部布线层12U相接的第二下部布线层12G的上部两侧。

图17B所示的第一凹陷结构具备半圆形状。第一凹陷结构也可以具备选自椭圆形状、U字形状、三角形状、矩形形状、或者多边形形状的组中的任一个、或者它们的组合。

另外，第二布线层12也可以还具备配置于第二下部布线层12G与第二上部布线层12U之间且与第二上部布线层12U不同的第一金属层。

另外，也可以是，第一布线层11具备第一下部布线层11G和与第一存储单元连接的第一上部布线层11U的第二层叠结构，第二层叠结构在层叠界面处在第二方向上具备第二凹陷结构。

第二凹陷结构也可以配置于第一下部布线层11G与第一上部布线层11U这两方。

第二凹陷结构也可以配置于与第一下部布线层11G相接的第一上部布线层11U的下部两侧。

第二凹陷结构也可以配置于与第一上部布线层11U相接的第一下部布线层11G的上部两侧。

第一布线层11也可以还具备配置于第一下部布线层11G与第一上部布线层11U之间且与第一上部布线层不同的第二金属层。

这里，第二凹陷结构也可以具备选自椭圆形状、半圆形状、U字形状、三角形状、矩形形状、或者多边形形状的组中的任一个、或者它们的组合。

另外，也可以是，第三布线层13具备第三上部布线层13U和与第二存储单元连接的第三下部布线层13G的第三层叠结构，第三层叠结构在层叠界面处在第二方向上具备第三凹陷结构。

第三凹陷结构也可以配置于第三下部布线层13G与第三上部布线层13U这两方。

第三凹陷结构也可以配置于与第三下部布线层13G相接的第三上部布线层13U的下部两侧。

第三凹陷结构也可以配置于与第三上部布线层13U相接的第三下部布线层13G的上部两侧。

第三布线层13也可以还具备配置于第三上部布线层13U与第三下部布线层13G之间且与第三上部布线层13U不同的第三金属层。

这里，第三凹陷结构也可以具备选自椭圆形状、半圆形状、U字形状、三角形状、矩形形状、或者多边形形状的组中的任一个、或者它们的组合。

另外，也可以是，第一下部布线层11G与第一上部布线层11U具备相同的材料，第二下部布线层12G与第二上部布线层12U具备相同的材料，第三下部布线层13G与第三上部布线层13U也具备相同的材料。

另外，第一布线层11、第二布线层12以及第三布线层13具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料、任一种硅化物材料或者任一种氮化物材料。

另外，第一金属层、第二金属层以及第三金属层具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料、任一种硅化物材料或者任一种氮化物材料。

(第四实施方式的变形例1＿两层存储单元结构)

第四实施方式的变形例1的非易失性半导体存储装置1的存储单元两级结构部分的示意性的截面结构如图17C所示。

如图17C所示，第一凹陷结构配置于与第二下部布线层12G相接的第二上部布线层12U的下部两侧。其他结构与第四实施方式相同。

(第四实施方式的变形例2＿两层存储单元结构)

第四实施方式的变形例2的非易失性半导体存储装置1的存储单元两级结构部分的示意性的截面结构如图17D所示。

如图17D所示，第一凹陷结构配置于第二下部布线层12G与第二上部布线层12U这两方。第一凹陷结构具备半圆形状。其他结构与第四实施方式相同。

(第四实施方式的变形例3＿两层存储单元结构)

第四实施方式的变形例3的非易失性半导体存储装置1的存储单元两级结构部分的示意性的截面结构如图17E所示。

如图17E所示，第一凹陷结构配置于第二下部布线层12G与第二上部布线层12U这两方。第一凹陷结构具备三角形状。其他结构与第四实施方式相同。

(第四实施方式的变形例4＿两层存储单元结构)

第四实施方式的变形例4的非易失性半导体存储装置1的存储单元两级结构部分的示意性的截面结构如图17F所示。

第一凹陷结构配置于与第二上部布线层12U相接的第二下部布线层12G的上部两侧。第一凹陷结构具备三角形状。其他结构与第四实施方式相同。

(第四实施方式的变形例5＿两层存储单元结构)

第四实施方式的变形例5的非易失性半导体存储装置1的存储单元两级结构部分的示意性的截面结构如图17G所示。

如图17G所示，第一凹陷结构配置于与第二下部布线层12G相接的第二上部布线层12U的下部两侧。第一凹陷结构具备三角形状。其他结构与第四实施方式相同。

(第四实施方式的变形例6＿两层存储单元结构)

第四实施方式的变形例6的非易失性半导体存储装置1的存储单元两级结构部分的示意性的截面结构如图17H所示。

如图17H所示，第一凹陷结构配置于第二下部布线层12G与第二上部布线层12U这两方。第一凹陷结构具备矩形形状。其他结构与第四实施方式相同。

根据本实施方式，能够提供防止邻接布线间的短路、并且降低了布线电阻的非易失性半导体存储装置及其制造方法。

根据本实施方式，通过使并列配置的层叠布线的接触部凹陷，能够提供确保邻接布线间的间隔余量、防止邻接布线间的短路、并且降低了布线电阻的非易失性半导体存储装置及其制造方法。

(制造方法)

(第一制造方法＿一层单元结构)

以下，使用图18～图23，对第一实施方式的非易失性半导体存储装置1的第一制造方法进行说明。这里所说明的第一制造方法同样也能够应用于第二实施方式及其变形例以及第三实施方式的非易失性半导体存储装置的制造方法。另外，也可以将上述的镶嵌型布线、RIE型布线的制造方法组合而应用。

在以下的说明中，由于层叠膜(21、22、23、24、25、26)构成存储单元10，因此仅表示为层叠膜10。

如图18A所示，第一制造方法具有在绝缘基板9上形成第一层间绝缘膜31并进行平坦化的工序。接下来，如图18B所示，具有在沿Y方向延伸的条带结构中对第一层间绝缘膜31进行图案化后，在形成有图案的第一层间绝缘膜31之间的沟槽中埋入第一下部布线层11G的工序。接下来，如图19所示，具有在第一下部布线层11G之上形成第一上部布线层11U，并通过CMP等进行平坦化的工序。接下来，如图20A所示，具有在第一上部布线层11U以及第一层间绝缘膜31上形成层叠膜(21、22、23、24、25、26)的工序。接下来，如图20B所示，具有将层叠膜(21、22、23、24、25、26)加工成沿Y方向延伸的条带结构的工序。接下来，如图21A所示，具有形成第二层间绝缘膜31并进行平坦化的工序。接下来，图21B所示，具有形成第二下部布线层12G的工序。接下来，如图22所示，具有将第二下部布线层12G加工成沿X方向延伸的条带结构，并形成与层叠膜(21、22、23、24、25、26)重叠的第二下部布线层12G的工序。接下来，如图23所示，具有加工第二下部布线层12G之间的下方的层叠膜(21、22、23、24、25、26)以及层间绝缘膜31，形成具有柱状的层叠膜(21、22、23、24、25、26)的存储单元10的工序。接下来，具有如上述的图8B～图14B中说明的那样，在第二下部布线层12G上形成第二上部布线层12U的工序。以下进行详细叙述。

(a)首先，如图18A所示，在绝缘基板9之上形成层间绝缘膜31，使用CMP技术等进行平坦化。

(b)接下来，如图18B所示，将层间绝缘膜31加工成沿Y方向延伸的条带结构，在形成图案的层间绝缘膜31间的沟槽形成第一下部布线层11G。作为该情况下的工序，也可以使用图15A～图15C所示的镶嵌型布线的制造工序。

(c)接下来，如图19所示，在第一下部布线层11G之上形成第一上部布线层11U。作为该情况下的工序，也可以使用图15A～图15C所示的镶嵌型布线的制造工序。之后，通过CMP等进行平坦化。如上述的图8B～图14B中说明的那样，从第一下部布线层11G与第一上部布线层11U的层叠结构的两侧沿X方向形成凹陷结构(省略图示)这一点相同。另外，也可以代替上述的工序(a)～工序(c)而使用图16A～图16C所示的RIE型布线的制造工序。

(d)接下来，如图20A所示，在第一上部布线层11U以及层间绝缘膜31上层叠成为存储单元10的层叠膜(21、22、23、24、25、26)。即，在第一上部布线层11U以及层间绝缘膜31上，依次形成导电膜21、选择器22、导电膜23、电阻变化膜24、导电膜25以及电极层26。

(e)接下来，如图20B所示，例如通过RIE，将层叠膜10同时加工成沿Y方向延伸的条带结构。多个第一上部布线层11U上的层叠膜10在与Y方向正交的X方向上隔着沟槽而排列。

(f)接下来，如图21A所示，形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，在通过加工形成的层叠膜10之间的沟槽中埋入层间绝缘膜31。在X方向上相邻的第一布线层11(11U、11G)之间的区域以及X方向上相邻的层叠膜10之间的区域，设置层间绝缘膜31。层间绝缘膜31也可以隔着衬垫膜(省略图示)而埋入。衬垫膜在形成层间绝缘膜31之前保形地形成。

作为层间绝缘膜31，例如通过ALD法、低压CVD、流动性(flowable)CVD法等形成氧化硅膜或者氮化硅膜。

流动性CVD法是等离子体CVD法的一种，例如在400℃左右的温度下，通过杂质的混入而形成与液体类似的具有流动性的SiO

例如，第一下部布线层11G以及第一上部布线层11U由Mo形成，电极层26由W形成，层间绝缘膜31能够由氧化硅膜形成。另外，层间绝缘膜31也可以多层化形成。

层间绝缘膜31例如也可以具备由使用了含有TEOS的原料气体的等离子体CVD法、低压CVD法、ALD法、涂覆法等形成的氧化硅膜。

层间绝缘膜31能够使用不同种类的膜，例如氧化硅膜与氮化硅膜的多层膜。另外，层间绝缘膜31例如也能够形成为相同的氧化硅物系的同种的多层膜。另外，即使是同种，也能够形成膜质不同的多层膜。

例如，氧化硅膜存在因原料气体而包含氢(H)的情况。而且，通过成膜方法、成膜条件，能够控制氧化硅膜中的Si―H键的量。一般来说，存在越是致密的氧化硅膜，Si―H键的量越少的趋势。因而，在作为层间绝缘膜31而使用了氧化硅膜的情况下，通过控制层间绝缘膜中的Si―H键的量而形成致密的膜，能够对使用了含有例如氟化碳(C

例如通过CMP法研磨并去除沉积在比层叠膜10靠上的位置的层间绝缘膜31，并且对层间绝缘膜31的上表面进行平坦化。如图21A所示，电极层26的上表面露出。

(g)接下来，如图21B所示，形成第二下部布线层12G。例如，第二下部布线层12G由W形成。

(h)接下来，如图22所示，将第二下部布线层12G加工成沿X方向延伸的条带结构。其结果，第二下部布线层12G与存储单元10的电极层26连接。

多个第二下部布线层12G隔开间隙而在Y方向上排列，在Y方向上相邻的第二下部布线层12G之间，层叠膜10的上表面(电极层26的上表面)以及层间绝缘膜31的上表面露出。第二下部布线层12G在层叠膜10上沿X方向延伸，并进一步向周边延伸。

(i)接下来，如图23所示，通过使用了未图示的掩模的RIE法，对加工成条带结构的第二下部布线层12G之间的下方的层叠膜10以及层间绝缘膜31也进行加工，在第二下部布线层12G与第一上部布线层11U的交叉部分形成具有柱状的层叠膜10的第一存储单元。

(j)接下来，如上述的图8B～图14B中说明的那样，在第二下部布线层12G上形成第二上部布线层12U2。从第二下部布线层12G与第二上部布线层12U的层叠结构的两侧沿Y方向形成凹陷结构(省略图示)这一点相同。其结果，形成第一实施方式的非易失性半导体存储装置。

这里，在第二下部布线层12G之间的下方的层叠膜10和层间绝缘膜31的蚀刻中，例如也可以使用使用了含有氟化碳(C

(第二制造方法＿一层单元结构)

以下，使用图24对第一实施方式的非易失性半导体存储装置1的第二制造方法进行说明。这里所说明的第二制造方法同样也能够应用于第二实施方式及其变形例以及第三实施方式的非易失性半导体存储装置的制造方法。另外，也可以组合上述的镶嵌型布线与RIE型布线的制造方法而应用。

如图18A所示，第二制造方法具有在绝缘基板9上形成第一层间绝缘膜31并进行平坦化的工序。接下来，如图18B所示，具有将第一层间绝缘膜31图案化成沿Y方向延伸的条带结构后，在形成图案的第一层间绝缘膜31之间的沟槽中埋入第一下部布线层11G的工序。接下来，如图19所示，具有在第一下部布线层11G之上形成第一上部布线层11U，并通过CMP等进行平坦化的工序。接下来，如图20A所示，具有在第一上部布线层11U以及第一层间绝缘膜31上形成层叠膜(21、22、23、24、25、26)的工序。接下来，如图20B所示，具有将层叠膜(21、22、23、24、25、26)加工成沿Y方向延伸的条带结构的工序。接下来，与图21A相同，具有形成第二层间绝缘膜31并进行平坦化的工序。接下来，如图24所示，具有沿与Y方向交叉的X方向加工第一上部布线层11U上的层叠膜10而形成柱状的层叠膜10的工序。接下来，具有形成第三层间绝缘膜并进行平坦化的工序。接下来，在与图21B同样地形成第二下部布线层12G之后，具有与图22同样地加工成沿第二方向延伸的条带结构，并形成与层叠膜10重叠的第二下部布线层12G的工序。其结果，形成在多个第一上部布线层11U与多个第二下部布线层12G之间具有柱状的层叠膜(21、22、23、24、25、26)的存储单元10。接下来，具有如上述的图8B～图14B中说明的那样，在第二下部布线层12G上形成第二上部布线层12U的工序。以下进行详细叙述。

(a)首先，如图18A所示，在绝缘基板9之上形成层间绝缘膜31，使用CMP技术等进行平坦化。

(b)接下来，如图18B所示，将层间绝缘膜31加工成沿Y方向延伸的条带结构，在形成图案的层间绝缘膜31间的沟槽中形成第一下部布线层11G1。作为该情况下的工序，也可以使用图15A～图15C所示的镶嵌型布线的制造工序。

(c)接下来，如图19所示，在第一下部布线层11G1之上形成第一上部布线层11U。之后，通过CMP等进行平坦化。如上述的图8B～图14B中说明的那样，从第一下部布线层11G与第一上部布线层11U的层叠结构的两侧沿X方向形成凹陷结构(省略图示)这一点相同。另外，也可以代替上述的工序(a)～工序(c)而使用图16A～图16C所示的RIE型布线的制造工序。

(d)接下来，如图20A所示，在第一上部布线层11U1以及层间绝缘膜31上层叠成为存储单元10的层叠膜(21、22、23、24、25、26)。

(e)接下来，如图20B所示，例如通过RIE法，将层叠膜10同时加工成沿Y方向延伸的条带结构。

(f)接下来，如图21A所示，形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，在通过加工形成的层叠膜10之间的沟槽埋入层间绝缘膜31。

(g)接下来，如图24所示，在与Y方向交叉的X方向上加工第一上部布线层11U上的层叠膜10，形成包含存储单元的柱状的层叠膜10。

(h)接下来，形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，在通过加工形成的柱状的层叠膜10之间的沟槽中埋入层间绝缘膜31。

(i)接下来，与图21B相同，形成第二下部布线层12G。

(j)接下来，与图22相同，将第二下部布线层12G加工成沿X方向延伸的条带结构。其结果，第二下部布线层12G与存储单元10的电极层26连接。其结果，在多个第一上部布线层11U与多个第二下部布线层12G之间形成具有柱状的层叠膜(21、22、23、24、25、26)的存储单元10。

(k)接下来，如上述的图8B～图14B中说明的那样，在第二下部布线层12G上形成第二上部布线层12U。从第二下部布线层12G与第二上部布线层12U的层叠结构的两侧沿Y方向形成凹陷结构(省略图示)这一点相同。其结果，形成第一实施方式的非易失性半导体存储装置。

(制造方法＿两层存储单元结构)

第四实施方式的非易失性半导体存储装置1的制造方法如图25～图32所示。

在以下的说明中，由于层叠膜(121、122、123、124、125、126)构成存储单元101，因此仅表示为层叠膜101。由于层叠膜(221、222、223、224、225、226)构成存储单元102，因此仅表示为层叠膜102。

如图31A以及图32所示，在第一布线层11与第二布线层12之间配置第一存储单元101，并且在第二布线层12与第三布线层13之间配置第二存储单元102。即，将存储单元层叠两层而配置。

第一布线层11具备第一下部布线层11G与第一上部布线层11U的层叠结构，第二布线层12具备第二下部布线层12G与第二上部布线层12U的层叠结构，第三布线层13具备第三下部布线层13G与第三上部布线层13U的层叠结构。

如图31A以及图32示，具备：多个第一布线层11，沿Y方向延伸；多个第二布线层12，在多个第一布线层11的上方，沿与Y方向交叉的X方向延伸；以及第一存储单元101，在多个第二布线层12与多个第一布线层11的交叉部分，配置于第二布线层12与第一布线层11之间。

而且，具备：多个第三布线层13，在多个第二布线层12的上方，沿第一方向延伸；第二存储单元102，在多个第三布线层13与多个第二布线层12的交叉部分，配置于第三布线层13与第二布线层12之间。

对第四实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构如图25A以及图25B、图26A以及图26B所示。

沿着图25A的V－V线的示意性的截面结构如图27A所示，沿着图25A的VI－VI线的示意性的截面结构如图27B所示。

(a)首先，与图18A～图19相同，在绝缘基板9上对层间绝缘膜31形成图案后，形成第一布线层11，使用CMP技术等进行平坦化。其结果，在形成图案的层间绝缘膜31间埋入第一布线层11。第一布线层11具备第一下部布线层11G与第一上部布线层11U的层叠结构。如上述的图8B～图14B中说明的那样，从第一下部布线层11G与第一上部布线层11U的层叠结构的两侧沿X方向形成凹陷结构(省略图示)这一点相同。

(b)接下来，与图20A相同，在形成图案的第一布线层11以及层间绝缘膜31之上，依次形成成为存储单元101的层叠膜(121、122、123、124、125、126)。在第一布线层11以及层间绝缘膜31之上，依次形成导电膜121、选择器122、导电膜123、电阻变化膜124、导电膜125以及电极层126。

(c)接下来，与图20B相同，对层叠膜101进行加工。例如通过RIE法，将第一布线层11之上的层叠膜101加工成沿Y方向延伸的条带结构。多个第一布线层11以及第一布线层11之上的层叠膜101在与Y方向正交的X方向上隔着沟槽而排列。

(d)接下来，与图21A相同，形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，如图27A以及图27B所示，在通过加工形成的层叠膜101之间的沟槽中埋入层间绝缘膜31。

通过例如CMP法研磨并去除沉积在比层叠膜101靠上的位置的层间绝缘膜31，并且对层间绝缘膜31的上表面进行平坦化。如图27A以及图27B所示，电极层126的上表面露出。

沿着图25B的VII－VII线的示意性的截面结构如图28A所示，沿着图25B的VIII－VIII线的示意性的截面结构如图28B所示。

(e)接下来，如图28A以及图28B所示，形成第二布线层12。这里，第二布线层12具备第二下部布线层12G与第二上部布线层12U的层叠结构。首先，形成第二下部布线层12G，并进行图案化。将第二下部布线层12G加工成沿X方向延伸的条带结构。其结果，第二下部布线层12G与存储单元101的电极层126连接。

多个第二下部布线层12G隔开间隙而在Y方向上排列，在Y方向上相邻的第二下部布线层12G之间，层叠膜101的上表面(电极层126的上表面)以及层间绝缘膜31的上表面露出。第二下部布线层12G在层叠膜101之上沿X方向延伸，并进一步向周边延伸。

(f)接下来，通过RIE法，对加工成条带结构的第二下部布线层12G之间的下方的层叠膜101以及层间绝缘膜31也进行加工，在第二下部布线层12G与第一布线层11的交叉部分形成包含存储单元101的柱状的层叠膜(121、122、123、124、125、126)。

(g)接下来，形成层间绝缘膜31，在进行了平坦化之后，形成第二上部布线层12U，并进行图案化。即，将第二上部布线层12U加工成沿X方向延伸的条带结构。其结果，如图28A以及图28B所示，在第二下部布线层12G上层叠形成第二上部布线层12U。如上述的图8B～图14B中说明的那样，从第二下部布线层12G与第二上部布线层12U的层叠结构的两侧沿Y方向形成凹陷结构这一点相同。

图28B的区域A部分的放大截面结构如图28C所示。另外，图28B的区域A部分的变形例1的放大截面结构如图28D所示，图28B的区域A部分的变形例2的放大截面结构如图28E所示，图28B的区域A部分的变形例3的放大截面结构如图28F所示。

如图28C以及图28D所示，凹陷结构也可以配置于与第二上部布线层12U相接的第二下部布线层12G的上部两侧。如图28E以及图28F所示，凹陷结构也可以配置于与第二下部布线层12G相接的第二上部布线层12U的下部两侧。凹陷结构也可以配置于第二下部布线层12G与第二上部布线层12U这两方。第二布线层12也可以还具备配置于第二下部布线层12G与第二上部布线层12U之间且与第二上部布线层不同的金属层。这里，凹陷结构也可以具备选自椭圆形状、半圆形状、U字形状、三角形状、矩形形状、或者多边形形状的组中的任一个、或者它们的组合。

沿着图26A的IX－IX线的示意性的截面结构如图29所示，沿着图26A的X－X线的示意性的截面结构如图30所示。

(h)接下来，形成层间绝缘膜31并进行了平坦化之后，如图29所示，在第二上部布线层12U以及层间绝缘膜31上，依次形成成为第二存储单元102的层叠膜(221、222、223、224、225、226)。在第二上部布线层12U以及层间绝缘膜31之上，依次形成导电膜221、选择器222、导电膜223、电阻变化膜224、导电膜225以及电极层226。

(i)接下来，对层叠膜102进行加工。将第二上部布线层12U之上的层叠膜102加工成沿X方向延伸的条带结构。作为结果，形成成为第二存储单元102的层叠膜(221、222、223、224、225、226)。

(j)接下来，形成层间绝缘膜31并进行平坦化。其结果，如图29以及图30所示，在通过加工形成的层叠膜102之间的沟槽中埋入层间绝缘膜31。

沿着图26B的XI－XI线的示意性的截面结构如图31A所示，沿着图26B的XII－XII线的示意性的截面结构如图32所示。

(k)接下来，形成第三布线层13。在两层存储单元结构的情况下，第三布线层13也可以是一层结构。设想进一步的层叠，第三布线层13也可以形成为第三下部布线层13G与第三上部布线层13U的层叠结构。

(l)在该情况下，首先，形成第三下部布线层13G，并进行图案化。将第三下部布线层13G加工成沿X方向延伸的条带结构。其结果，第三下部布线层13G与存储单元102的电极层226电连接。

(m)接下来，对加工成条带结构的第三下部布线层13G之间的下方的层叠膜102以及层间绝缘膜31也进行加工，在第三下部布线层13G与第二上部布线层12U的交叉部分形成包含存储单元102的柱状的层叠膜(221、222、223、224、225、226)。

(n)接下来，形成层间绝缘膜31并进行了平坦化之后，形成第三上部布线层13U，并进行图案化。将第三上部布线层13U加工成沿X方向延伸的条带结构。其结果，如图31A以及图32所示，在第三下部布线层13G之上层叠第三上部布线层13U，第三布线层13形成为层叠结构。如上述的图8B～图14B中说明的那样，从第三下部布线层与第三上部布线层的层叠结构的两侧沿X方向形成凹陷结构这一点相同。

另外，图31A的区域C部分的放大截面结构如图31B所示。另外，图31A的区域C部分的变形例1的放大截面结构如图31C所示，图31A的区域C部分的变形例2的放大截面结构如图31D所示，图31A的区域C部分的变形例3的放大截面结构如图31E所示。

如图31B以及图31C所示，凹陷结构也可以配置于与第三上部布线层13U相接的第三下部布线层13G的上部两侧。如图31D以及图31E所示，凹陷结构也可以配置于与第三下部布线层13G相接的第三上部布线层13U的下部两侧。凹陷结构也可以配置于第三下部布线层13G与第三上部布线层13U这两方。第三布线层13也可以还具备配置于第三下部布线层13G与第三上部布线层13U之间且与第三上部布线层13U不同的金属层。这里，凹陷结构也可以具备选自椭圆形状、半圆形状、U字形状、三角形状、矩形形状、或者多边形形状的组中的任一个、或者它们的组合。

(o)另外，也可以与图24相同，在图25A以及图27A以及图27B所示的工序后，在与Y方向交叉的X方向上加工第一布线层11之上的层叠膜101，形成包含存储单元101的柱状的层叠膜(121、122、123、124、125、126)。

(p)接下来，形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，在通过加工形成的柱状的层叠膜101之间的沟槽中埋入层间绝缘膜31。而且，与图28A以及图28B相同，能够形成第二下部布线层12G以及第二上部布线层12U。以下的工序相同。

另外，在进一步进行多层化的情况下，根据存储单元阵列的层叠数，反复进行上述的工序。

若在PCM中进行层叠，则工序的工时增加，因此成本上升，但在本实施方式的非易失性半导体存储装置中，通过对单元布线进行厚膜化，使得布线电阻变小，能够以相同的电路制作较大的单元。其结果，每单位面积的比特数增加，因此成本降低。

在本实施方式的非易失性半导体存储装置中，通过不断层叠布线，与层叠的量的成本增加相比，芯片的缩小效果更大，降低成本效果更大。

如以上说明的那样，根据实施方式，能够提供防止邻接布线间的短路、并且降低了布线电阻的非易失性半导体存储装置及其制造方法。

虽然对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等效的范围中。