存储器装置、存储器系统及存储器装置的操作方法

相关申请的交叉引用

本申请要求在韩国知识产权局中于2021年7月21日提交的韩国专利申请No.10-2021-0096004和于2022年2月10日提交的韩国专利申请No.10-2022-0017775的优先权，这些申请的公开内容通过引用全文并入本文中。

技术领域

本发明构思涉及一种存储器系统，更具体地说，涉及一种包括存储器控制器和用于基于多个时钟信号进行接口的存储器装置的存储器系统。

背景技术

诸如智能电话、图形加速器和人工智能(AI)加速器的电子装置可以使用诸如动态随机存取存储器(DRAM)的存储器装置来处理数据。换句话说，这样的电子装置可以使用易失性存储器装置来处理数据。

存储器装置可从片上系统(SoC)接收时钟信号，并且根据时钟信号对命令/地址信号进行采样。除了时钟信号之外，存储器装置可以从SoC接收用于输入/输出高速数据的写时钟信号。通常，写时钟信号的频率高于时钟信号的频率。因此，在写操作期间可能需要一定量的时间来使写时钟信号与时钟信号同步。

发明内容

本发明构思提供一种包括存储器装置和存储器控制器的存储器系统，其基于多相位时钟信号执行数据信号和命令/地址信号的接口。

本发明构思的示例实施例提供一种存储器装置，包括：包括多个存储器单元的存储器体；以及存储器接口电路，其被配置为基于命令/地址信号和数据信号将数据存储在所述多个存储器单元中，其中，所述存储器接口电路包括：被配置为分别接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的第一焊盘、第二焊盘、第三焊盘和第四焊盘；第一缓冲器电路，其被配置为响应于具有彼此相反的相位的第一时钟信号和第三时钟信号的激活时间对命令/地址信号进行采样；以及第二缓冲电路，被配置为响应于第一时钟信号的激活时间、第二时钟信号的激活时间、第三时钟信号的激活时间和第四时钟信号的激活时间来对数据信号进行采样。

本发明构思的示例实施例提供一种存储器系统，包括：存储器控制器，其被配置为生成具有相同频率的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号、数据信号和命令/地址信号；以及存储器装置，其被配置为响应于具有彼此相反的相位的第一时钟信号和第三时钟信号对命令/地址信号进行采样，并且响应于第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号对数据信号进行采样。

本发明构思的示例实施例提供了一种操作存储器装置的方法，该方法包括：接收具有相同频率的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号、数据信号和命令/地址信号；基于第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号对数据信号进行采样；基于具有彼此相反的相位的第一时钟信号和第三时钟信号对命令/地址信号进行采样；以及将采样的数据信号写入通过采样的命令/地址信号识别的存储器单元。

附图说明

从下面结合附图的详细描述中，将更清楚地理解本发明构思的实施例，在附图中：

图1是用于描述根据本发明构思的示例实施例的存储器系统的示图；

图2是示出根据本发明构思的示例实施例的控制终端电阻器的方法的框图；

图3是示出根据本发明构思的示例实施例的操作存储器系统的方法的流程图；

图4A和图4B是示出根据本发明构思的示例实施例的DQ操作和CA操作的时序图；

图5是用于描述根据本发明构思的示例实施例的存储器控制器的示图；

图6A和图6B是示出根据本发明构思的示例实施例的多时钟生成的示图；

图7是用于描述根据本发明构思的示例实施例的存储器装置的框图；

图8是用于描述根据本发明构思的示例实施例的时钟调节器的框图；

图9A和图9B是示出根据本发明构思的示例实施例的时钟调节的时序图；

图10是用于描述根据本发明构思的示例实施例的改变终端电阻器的过程的时序图；以及

图11是根据本发明构思的示例实施例的写命令的时序图。

具体实施方式

在下文中，将参考附图描述本发明构思的各种实施例。

图1是用于描述根据本发明构思的示例实施例的存储器系统10的示图。

参照图1，存储器系统10可以包括存储器控制器100和存储器装置200。存储器控制器100可以控制存储器装置200的整体操作。例如，存储器控制器100可以控制存储器装置200，使得从存储器装置200输出数据或者将数据存储在存储器装置200中。换句话说，存储器控制器100可以控制存储器装置200的读操作和写操作。例如，存储器控制器100可以被实现为片上系统(SoC)的一部分，但不限于此。

存储器控制器100可以包括主机接口电路110。主机接口电路110可将第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号CK1、CK2、CK3和CK4、数据输入/输出信号(在下文中，称为DQ信号)和命令/地址信号(在下文中，称为CA信号)传输到存储器装置200。尽管CA信号被示出为通过一条信号线从存储器控制器100发送到存储器装置200，但是本发明构思不限于此，命令信号和地址信号可以通过单独的信号线发送到存储器装置200。

主机接口电路110可以包括多时钟生成器111。多时钟生成器111可以生成分别具有不同相位的第一时钟信号CK1至第四时钟信号CK4。例如，第一时钟信号CK1和第二时钟信号CK2可具有不同相位。然而，本发明构思不限于此，并且多时钟生成器111可以生成分别具有不同相位的多个时钟信号。换句话说，多时钟生成器111可以生成多于四个时钟信号。在本发明构思的一些实施例中，第一时钟信号CK1至第四时钟信号CK4中的任意两个之间的相位差可以是90°。例如，第一时钟信号CK1的相位可为0°，第二时钟信号CK2的相位可为90°，第三时钟信号CK3的相位可为180°，并且第四时钟信号CK4的相位可为270°。多时钟生成器111可以包括锁相环(PLL)电路或延迟锁定环(DLL)电路。第一时钟信号CK1至第四时钟信号CK4中的每一个可以是在高电平和低电平之间周期性翻转的信号。第一时钟信号CK1至第四时钟信号CK4可被称为4相位时钟信号或多相位时钟信号。

存储器装置200可在存储器控制器100的控制下操作。例如，在存储器控制器100的控制下，存储器装置200可输出存储的数据或存储从存储器控制器100提供的数据。

存储器装置200可包括存储器接口电路210和存储器体220。存储器接口电路210可以从存储器控制器100接收第一时钟信号CK1至第四时钟信号CK4。存储器接口电路210可从存储器控制器100接收CA信号和DQ信号。

存储器接口电路210可基于来自第一时钟信号CK1至第四时钟信号CK4当中的两个时钟信号的切换时序(例如，上升沿和/或下降沿)对CA信号进行采样。两个时钟信号之间的相位差可以是180°。因此，存储器接口电路210可获得CA信号中包括的命令CMD和/或地址ADDR。存储器接口电路210可包括CA缓冲器211。例如，参照图1，CA信号可基于第一时钟信号CK1和第三时钟信号CK3存储在CA缓冲器211中。例如，可向CA缓冲器211提供第一时钟信号CK1和第三时钟信号CK3。第一时钟信号CK1至第四时钟信号CK4中的两者处于高阻抗(高Z)状态且第一时钟信号CK1至第四时钟信号CK4中的另两者处于正常状态的模式可称为2相位时钟模式。在2相位时钟模式中，处于高阻抗(高Z)状态的两个时钟信号之间的相位差可以是180°。在2相位时钟模式中，正常状态下的两个时钟信号可以在高电平和低电平之间切换。

在本发明构思的一些实施例中，主机接口电路110可以包括第一控制器焊盘、第二控制器焊盘、第三控制器焊盘和第四控制器焊盘C1、C2、C3和C4，通过它们分别传输第一时钟信号CK1至第四时钟信号CK4。第一控制器焊盘C1至第四控制器焊盘C4可以分别连接到第一控制器终端电阻器ODT_C1、第二控制器终端电阻器ODT_C2、第三控制器终端电阻器ODT_C3和第四控制器终端电阻器ODT_C4。

在本发明构思的一些实施例中，主机接口电路110可以通过控制第一控制器终端电阻器ODT_C1至第四控制器终端电阻器ODT_C4的阻抗值来将第一时钟信号CK1至第四时钟信号CK4切换到高阻抗状态或正常状态。例如，主机接口电路110可以通过将第二控制器终端电阻器ODT_C2的阻抗值改变为高阻抗状态来将第二时钟信号CK2的状态切换到高阻抗状态。当第二控制器终端电阻器ODT_C2的阻抗值为高阻抗时，第二时钟信号CK2可不在高电平与低电平之间周期性地切换。作为另一示例，主机接口电路110可通过将第四控制器终端电阻器ODT_C4的阻抗值改变为高阻抗状态来将第四时钟信号CK4的状态切换到高阻抗状态。

在本发明构思的一些实施例中，存储器接口电路210可以通过控制第一存储器终端电阻器、第二存储器终端电阻器、第三存储器终端电阻器和第四存储器终端电阻器ODT_M1到ODT_M4的阻抗值，将第一时钟信号CK1至第四时钟信号CK4切换到高阻抗状态或正常状态。例如，存储器接口电路210可以通过将第二存储器终端电阻器ODT_M2的阻抗值改变为高阻抗状态来将第二时钟信号CK2的状态切换到高阻抗状态。当第二存储器终端电阻器ODT_M2的阻抗值为高阻抗时，第二时钟信号CK2可不在高电平与低电平之间周期性地切换。另外，存储器接口电路210可以通过将第四存储器终端电阻器ODT_M4的阻抗值改变为高阻抗状态来将第四时钟信号CK4的状态切换到高阻抗状态。

然而，本发明构思不限于此，在2相位时钟模式中，可以发送/接收各种控制信号(例如，数据总线反相(DBI)和数据奇偶校验(DPAR))。

存储器接口电路210可基于第一时钟信号CK1至第四时钟信号CK4的切换时序(例如，上升沿和/或下降沿)对DQ信号进行采样。因此，存储器接口电路210可以获得包括在DQ信号中的数据DATA。存储器接口电路210可以包括DQ缓冲器212。例如，参照图1，DQ信号可基于第一时钟信号CK1至第四时钟信号CK4存储在DQ缓冲器212中。第一时钟信号CK1至第四时钟信号CK4全部处于正常状态的模式可称为4相位时钟模式。换句话说，在4相位时钟模式中，第一时钟信号CK1至第四时钟信号CK4全部可在高电平与低电平之间切换。第一时钟信号CK1至第四时钟信号CK4中的任何两个之间的相位差可以是90°。

在本发明构思的一些实施例中，在4相位时钟模式中，主机接口电路110可将第一时钟信号CK1至第四时钟信号CK4全部传输到存储器装置200。换句话说，在4相位时钟模式中，第一时钟信号CK1至第四时钟信号CK4全部可在高电平与低电平之间切换。在4相位时钟模式中，主机接口电路110可将DQ信号传输到存储器装置200。在本发明构思的一些实施例中，在4相位时钟模式中，CA信号可以处于高阻抗(Hi-Z)状态。在本发明构思的一些实施例中，在4相位时钟模式中，主机接口电路110可以向存储器装置200发送CA信号。换句话说，在4相位时钟模式中，CA信号可选择性地传输到存储器装置200。然而，本发明构思不限于此，在4相位时钟模式中，可以发送/接收各种控制信号(例如，DBI和DPAR)。

在本发明构思的一些实施例中，第一时钟信号CK1至第四时钟信号CK4的频率可以相同。例如，第一时钟信号CK1至第四时钟信号CK4的频率可以是1.6GHz或3.2GHz。然而，本发明构思不限于此，第一时钟信号CK1至第四时钟信号CK4的频率可以变化。

存储器接口电路210可基于从存储器控制器100接收的命令CMD和地址ADDR生成控制信号iCTRL，并且可将控制信号iCTRL提供到存储器体220。例如，控制信号iCTRL可以包括行地址和列地址。

例如，存储器接口电路210可通过基于相位差为180°的时钟信号(例如，第一时钟信号CK1和第三时钟信号CK3)对CA信号进行采样，来将数据存储在CA缓冲器211中。存储器接口电路210可将存储在CA缓冲器211中的数据解码为命令CMD和地址ADDR。存储器接口电路210可以基于解码的命令CMD和地址ADDR生成控制信号iCTRL。然而，本发明构思不限于此，存储器接口电路210可通过基于相位差为180°的第二时钟信号CK2和第四时钟信号CK4对CA信号进行采样，来将数据存储在CA缓冲器211中。

主机接口电路110可包括通过其传输DQ信号的第五控制器焊盘C5，并且存储器接口电路210可包括通过其传输DQ信号的第五存储器焊盘M5。传输DQ信号的焊盘的数量不限于此。

主机接口电路110可以包括通过其传输CA信号的第六控制器焊盘C6，并且存储器接口电路210可以包括通过其传输CA信号的第六存储器焊盘M6。然而，本发明构思不限于此，并且命令信号和地址信号可以分别通过不同的焊盘传输。

在本发明构思的一些实施例中，主机接口电路110可包括通过其传输读取数据选通(RDQS)信号的第七控制器焊盘C7，并且存储器接口电路210可包括通过其传输RDQS信号的第七存储器焊盘M7。存储器接口电路210可以向主机接口电路110提供RDQS信号，并且主机接口电路110可以基于RDQS信号对DQ信号进行采样。RDQS信号可以是在高电平和低电平之间周期性地切换的信号。

存储器体220可以包括连接到字线和位线的多个存储器单元。例如，多个存储器单元中的每一个可以是动态随机存取存储器(DRAM)单元。在这种情况下，主机接口电路110和存储器接口电路210可以基于诸如双倍数据速率(DDR)、低功率双倍数据速率(LPDDR)、图形双倍数据速率(GDDR)、宽I/O规范、高带宽存储器(HBM)、混合存储器立方体(HMC)等标准之一来交换输入/输出信号。

存储器体220可以响应于控制信号iCTRL在存储器单元中写入数据DATA或者响应于其从存储器单元读取数据DATA。存储器体220还可以包括用于写操作和读操作的行解码器、列解码器、读出放大器、写驱动器等。存储器接口电路210可通过基于第一时钟信号CK1至第四时钟信号CK4对DQ信号进行采样，来将数据存储在DQ缓冲器212中。存储器接口电路210可以将存储在DQ缓冲器212中的数据提供给写驱动器。

根据本发明构思的实施例的存储器控制器100和存储器装置200可基于多相位时钟信号发送/接收CA信号和DQ信号。

根据本发明构思的示例实施例，可以基于多相位时钟信号对DQ信号进行快速采样。由于存储器装置200可直接从存储器控制器100接收多相位时钟信号，因此可省略用于生成多相位时钟信号的部件。例如，可从存储器装置200省略这样的部件。另外，由于存储器装置200基于来自多相位时钟信号当中的两个时钟信号对CA信号进行采样且基于多相位时钟信号对DQ信号进行采样，因此可使对CA信号和DQ信号进行采样的时序同步。因此，存储器装置200可省略用于使对CA信号和DQ信号进行采样的时序同步的同步操作。

图2是示出根据本发明构思的示例实施例的控制终端电阻器的方法的框图。

参照图2，主机接口电路1100可以包括控制器焊盘C，存储器接口电路2100可以包括存储器焊盘M。控制器焊盘C和存储器焊盘M可以彼此连接。例如，控制器焊盘C和存储器焊盘M可以彼此直接连接。控制器焊盘C可对应于图1的第一控制器焊盘C1至第七控制器焊盘C7中的至少一者，存储器焊盘M可对应于图1的第一存储器焊盘M1、第二存储器焊盘M2、第三存储器焊盘M3、第四存储器焊盘M4、第五存储器焊盘M5、第六存储器焊盘M6和第七存储器焊盘M7中的至少一者。

主机接口电路1100可以包括发送器1110，发送器1110的输出可以连接到控制器焊盘C。控制器终端电阻器ODT_C可以连接在发送器1110的输出与控制器焊盘C之间。控制器终端电阻器ODT_C可以包括连接到VSS电压的下拉电路，但是本发明构思不限于此。例如，控制器终端电阻器ODT_C可以是连接到VDD电压的上拉电路。

在本发明构思的一些实施例中，主机接口电路1100可以通过将控制器终端电阻器ODT_C的阻抗值改变为高阻抗来防止发送器1110的输出进行切换。当控制器终端电阻器ODT_C的阻抗值具有高阻抗时，发送器1110的输出处于高阻抗状态。在本发明构思的一些实施例中，当控制器终端电阻器ODT_C的阻抗值具有高阻抗时，禁用控制器终端电阻器ODT_C。当控制器终端电阻器ODT_C的阻抗值具有高阻抗时，控制器终端电阻器ODT_C被关断。

在本发明构思的一些实施例中，主机接口电路1100可以通过将控制器终端电阻器ODT_C的阻抗值改变为预定值，来将发送器1110的输出发送到接收器2110。当控制器终端电阻器ODT_C的阻抗值具有预定值时，发送器1110的输出处于正常状态。在本发明构思的一些实施例中，当控制器终端电阻器ODT_C的阻抗值具有预定值时，启用控制器终端电阻器ODT_C。当控制器终端电阻器ODT_C的阻抗值具有预定值时，存储器接口电路2100的存储器终端电阻器ODT_M被接通。

存储器接口电路2100可以包括接收器2110，接收器2110的输入可以连接到存储器焊盘M。存储器终端电阻器ODT_M可以连接在接收器2110的输入和存储器焊盘M之间。存储器终端电阻器ODT_M可以包括连接到VSS电压的下拉电路，但是本发明构思不限于此。例如，存储器终端电阻器ODT_M可以是连接到VDD电压的上拉电路。

在本发明构思的一些实施例中，存储器接口电路2100可以通过将存储器终端电阻器ODT_M的阻抗值改变为高阻抗来阻止发送器1110的输出被发送到接收器2110。当存储器终端电阻器ODT_M的阻抗值具有高阻抗时，发送器1110的输出处于高阻抗状态。当存储器终端电阻器ODT_M的阻抗值具有高阻抗时，禁用存储器终端电阻器ODT_M。当存储器终端电阻器ODT_M的阻抗值具有高阻抗时，存储器终端电阻器ODT_M被关断。

在本发明构思的一些实施例中，存储器接口电路2100可以通过将存储器终端电阻器ODT_M的阻抗值改变为预定值来将发送器1110的输出发送到接收器2110。当存储器终端电阻器ODT_M的阻抗值具有预定值时，发送器1110的输出处于正常状态。在本发明构思的一些实施例中，当存储器终端电阻器ODT_M的阻抗值具有预定值时，启用存储器终端电阻器ODT_M。当存储器终端电阻器ODT_M的阻抗值具有预定值时，存储器终端电阻器ODT_M被接通。

主机接口电路1100可以向存储器接口电路2100提供用于指示存储器终端电阻器ODT_M的阻抗值的变化的命令。例如，主机接口电路110可以通过图1的第六控制器焊盘C6向存储器接口电路2100提供用于改变模式寄存器值的命令，并且存储器接口电路2100可以响应于该命令而改变存储器终端电阻器ODT_M的阻抗值。

图3是示出根据本发明构思的示例实施例的操作存储器系统的方法的流程图。操作存储器系统的方法可以包括多个操作S310、S320、S330和S340。图3可以稍后参照图1来描述。

在操作S310中，存储器控制器100可以基于参考时钟信号生成多相位时钟信号。例如，包括在存储器控制器100中的多时钟生成器111可以生成第一时钟信号CK1至第四时钟信号CK4。第一时钟信号CK1至第四时钟信号CK4可以具有彼此相差90°的相位差。例如，第一时钟信号CK1的相位可为0°，第二时钟信号CK2的相位可为90°，第三时钟信号CK3的相位可为180°，并且第四时钟信号CK4的相位可为270°。第一时钟信号CK1至第四时钟信号CK4可具有相同的频率。

在操作S320中，存储器控制器100可识别是否要传输DQ信号。在本发明构思的一些实施例中，存储器控制器100可以基于数据是否存储在数据寄存器中、是否将写命令或读命令提供给存储器装置200、或者在将写命令或读命令提供给存储器装置200之后是否已经经过了预定时间，来识别是否传输DQ信号。当计划传输DQ信号时，可以执行操作S330，并且当未计划传输DQ信号时，可以执行操作S340。

在操作S330中，存储器系统10可以以4相位时钟模式操作。在4相位时钟模式中，第一时钟信号CK1至第四时钟信号CK4可处于正常状态。换句话说，第一时钟信号CK1至第四时钟信号CK4可以在高电平和低电平之间周期性地切换。在本发明构思的一些实施例中，通过使存储器控制器100能够控制第一控制器终端电阻器ODT_C1至第四控制器终端电阻器ODT_C4分别具有预定阻抗值，存储器系统10可以以4相位时钟模式操作。在本发明构思的一些实施例中，通过使存储器控制器100能够控制第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M1至ODT_M4分别具有预定阻抗值，存储器系统10可以以4相位时钟模式操作。可使用第一时钟信号CK1至第四时钟信号CK4当中相位差为180°的时钟信号(例如，第一时钟信号CK1和第三时钟信号CK3)来对CA信号进行采样。第一时钟信号CK1至第四时钟信号CK4可用于对DQ信号进行采样。

在操作S340中，存储器系统10可以2相位时钟模式操作。在2相位时钟模式中，第一时钟信号CK1至第四时钟信号CK4中的两个时钟信号可处于正常状态，而另两个时钟信号可处于高阻抗状态。例如，第一时钟信号CK1和第三时钟信号CK3可以处于正常状态，并且第二时钟信号CK2和第四时钟信号CK4可以处于高阻抗状态。作为另一示例，第一时钟信号CK1和第三时钟信号CK3可处于高阻抗状态，并且第二时钟信号CK2和第四时钟信号CK4可处于正常状态。处于高阻抗状态的时钟信号可以不在高电平和低电平之间周期性地切换。在本发明构思的一些实施例中，通过使存储器控制器100能够控制第一控制器终端电阻器ODT_C1和第三控制器终端电阻器ODT_C3具有预定阻抗值并使存储器控制器100能够控制第二控制器终端电阻器ODT_C2和第四控制器终端电阻器ODT_C4具有高阻抗值，存储器系统10可以以2相位时钟模式操作。在本发明构思的一些实施例中，通过使存储器控制器100能够控制第一存储器终端电阻器ODT_M1和第三存储器终端电阻器ODT_M3具有预定阻抗值并使存储器控制器100能够控制第二存储器终端电阻器ODT_M2和第四存储器终端电阻器ODT_M4具有高阻抗值，存储器系统10可以以2相位时钟模式操作。正常状态的时钟信号(例如，第一时钟信号CK1和第三时钟信号CK3)可用于对CA信号进行采样。

在根据本发明构思的示例实施例的存储系统的操作方法中，可以通过根据是否传输DQ信号改变定相位时钟模式，来降低要切换的时钟信号的功耗。

图4A和图4B是示出根据本发明构思的示例实施例的DQ操作和CA操作的时序图。图4A和图4B可以稍后参照图1来描述。

图4A可示出4相位时钟模式的时序图。参照图4A，第一时钟信号CK1至第四时钟信号CK4可以处于正常状态。换句话说，第一时钟信号CK1至第四时钟信号CK4可以在高电平和低电平之间周期性地切换，并且每个可以具有周期T。第一时钟信号CK1至第四时钟信号CK4可以具有相同的频率。

DQ缓冲器212可基于第一时钟信号CK1至第四时钟信号CK4对DQ信号进行采样。例如，DQ缓冲器212可基于第一时钟信号CK1在第一时间点t11(例如，第一时钟信号CK1的上升沿)对第一数据D1进行采样，基于第二时钟信号CK2在第二时间点t12(例如，第二时钟信号CK2的上升沿)对第二数据D2进行采样，基于第三时钟信号CK3在第三时间点t13(例如，第三时钟信号CK3的上升沿)对第三数据D3进行采样，基于第四时钟信号CK4在第四时间点t14(例如，第四时钟信号CK4的上升沿)对第四数据D4进行采样，并且并基于第一时钟信号CK1在第五时间点t15(例如，第一时钟信号CK1的下降沿)对第五数据D5进行采样。

CA缓冲器211可基于第一时钟信号CK1和第三时钟信号CK3对CA信号进行采样。例如，CA缓冲器211可基于第一时钟信号CK1在第一时间点t11对第一CA信息CA1进行采样，基于第三时钟信号CK3在第三时间点t13对第二CA信息CA2进行采样，并且基于第一时钟信号CK1在第五时间点t15对第三CA信息CA3进行采样。

图4B可以示出2相位时钟模式的时序图。参照图4B，第一时钟信号CK1和第三时钟信号CK3可以处于正常状态。换句话说，第一时钟信号CK1和第三时钟信号CK3可在高电平和低电平之间周期性地切换，并且每个可具有周期T。第一时钟信号CK1和第三时钟信号CK3可具有相同的频率。第一时钟信号CK1和第三时钟信号CK3之间的相位差可以是180°。第二时钟信号CK2和第四时钟信号CK4可以处于高阻抗状态。换句话说，第二时钟信号CK2和第四时钟信号CK4可以不切换。

CA缓冲器211可基于第一时钟信号CK1和第三时钟信号CK3对CA信号进行采样。例如，CA缓冲器211可基于第一时钟信号CK1在第一时间点t21对第一CA信息CA1进行采样，基于第三时钟信号CK3在第三时间点t22对第二CA信息CA2进行采样，并且基于第一时钟信号CK1在第五时间点t23对第三CA信息CA3进行采样。

图5是用于描述根据本发明构思的示例实施例的存储器控制器的示图。

参照图5，存储器控制器100’可以包括命令/地址生成器121、命令/地址发送缓冲器120、命令/地址发送器131、多时钟生成器140、时钟发送器132、RDQS接收器133、复用器136、数据寄存器150、相位控制器160、DQ接收缓冲器171、DQ发送缓冲器172、DQ接收器134和DQ发送器135。图5可稍后参照图1描述。

命令/地址生成器121可以生成命令CMD和地址ADDR，并将其提供给命令/地址发送缓冲器120。命令/地址发送缓冲器120可与第一时钟信号CK1和第三时钟信号CK3同步地将命令CMD和地址ADDR提供给命令/地址发送器131。命令/地址发送器131可通过第六控制器焊盘C6将命令CMD和地址ADDR提供至存储器装置200。

多时钟生成器140可以包括振荡器141、PLL电路142和分相器143。振荡器141可生成振荡信号，并且PLL电路142可响应于振荡信号而生成参考时钟信号RCK。PLL电路142可以向分相器143提供参考时钟信号RCK。分相器143可基于参考时钟信号RCK生成第一时钟信号CK1至第四时钟信号CK4。第一时钟信号CK1至第四时钟信号CK4中的任何两个之间的相位差可以是90°。第一时钟信号CK1至第四时钟信号CK4可具有相同的频率。时钟发送器132可通过第一控制器焊盘C1至第四控制器焊盘C4向存储器装置200提供第一时钟信号CK1至第四时钟信号CK4。尽管在图5中示出了一个时钟发送器132，但是本发明构思不限于此，并且可以为每个时钟信号提供单独的时钟发送器。

在本发明构思的一些实施例中，存储器控制器100’可根据定相位时钟模式调节第一时钟信号CK1至第四时钟信号CK4的状态。例如，存储器控制器100’可在4相位时钟模式中将第一时钟信号CK1至第四时钟信号CK4的状态调整为处于正常状态，并且可在2相位时钟模式中将第一时钟信号CK1至第四时钟信号CK4的状态调整为处于高阻抗状态。如图1所示，第一控制器终端电阻器ODT_C1至第四控制器终端电阻器ODT_C4可以分别连接到第一控制器焊盘C1至第四控制器焊盘C4。在本发明构思的一些实施例中，存储器控制器100’可以通过控制第一控制器终端电阻器ODT_C1至第四控制器终端电阻器ODT_C4的值来切换第一时钟信号CK1至第四时钟信号CK4的状态。

根据本发明构思的示例实施例，由于相位差为180°的第一时钟信号CK1至第四时钟信号CK4可提供至存储器装置200，因此，即使时钟信号没有被分离，存储器装置200也可对DQ信号进行采样。

当DQ被写入时，多路复用器136可将第一时钟信号CK1至第四时钟信号CK4提供给相位控制器160，并且当DQ被读取时，可将读取选通信号RDQS提供给相位控制器160。RDQS接收器133可通过第七控制器焊盘C7从存储器装置200接收读取选通信号RDQS，并将所接收的读取选通信号RDQS提供给复用器136。

相位控制器160可以调整第一时钟信号CK1至第四时钟信号CK4的相位或读取选通信号RDQS的相位。相位控制器160可将第一时钟信号CK1至第四时钟信号CK4提供到DQ发送缓冲器172，并且可将读取选通信号RDQS提供到DQ接收缓冲器171。

在DQ读取期间，DQ接收缓冲器171可与读取选通信号RDQS同步地对从DQ接收器134提供的DQ信号进行采样。DQ接收缓冲器171可将采样的DQ信号提供到数据寄存器150。DQ接收器134可经由第五控制器焊盘C5获得DQ信号。

在DQ写入期间，DQ发送缓冲器172可与第一时钟信号CK1至第四时钟信号CK4同步地对从数据寄存器150提供的数据进行采样。DQ发送缓冲器172可将采样的数据提供到DQ发送器135。DQ发送器135可将DQ信号提供给第五控制器焊盘C5。

图6A和图6B是示出根据本发明构思的示例实施例的多时钟生成的示图。例如，图6A是示出分相器的电路图，图6B是由分相器生成的多时钟信号的时序图。

参照图6A，分相器143可以包括第一触发器61和第二触发器62。然而，根据本发明构思的示例实施例的分相器143的结构不限于此。

第一触发器61可通过输入端D1接收第四时钟信号CK4，通过输出端Q1输出第一时钟信号CK1，并且通过输出端

第二触发器62可通过输入端D2接收第一时钟信号CK1，通过输出端Q2输出第二时钟信号CK2，并且通过输出端

参照图6B，第一触发器61和第二触发器62可响应于复位信号初始地复位输出端Q1、Q2、

在第二时间点t32，第一触发器61可响应于参考时钟信号RCK而将输入端D1的值输出至输出端Q1。因此，第一时钟信号CK1可在第二时间点t32处转变为高电平。

在第三时间点t33，第二触发器62可响应于参考时钟信号RCK而将输入端D2的值输出到输出端Q2。因此，第二时钟信号CK2可在第三时间点t33处转变为高电平。

在第四时间点t34，第一触发器61可响应于参考时钟信号RCK而将输入端D1的值输出到输出端Q1。因此，第一时钟信号CK1可在第四时间点t34处转变为低电平。

在第五时间点t35，第二触发器62可响应于参考时钟信号RCK而将输入端D2的值输出到输出端Q2。因此，第二时钟信号CK2可在第五时间点t35处转变为低电平。

第二时间点t32至第五时间点t35的时序图可从第六时间点t36重复。

图7是用于描述根据本发明构思的示例实施例的存储器装置的框图。

参照图7，存储器装置200’可包括CA接收器711、CA缓冲器712、命令/地址解码器713、解码器714、模式寄存器电路720、终端电阻器控制电路730、时钟接收器电路741、时钟缓冲器742、时钟调节器743、RDQS发送器744、DQ接收器751、DQ接收缓冲器752、DQ发送器753、DQ发送缓冲器754、存储器体761、写驱动器762及读出放大器763。图7可以稍后参照图1来描述。

CA接收器711可接收CA信号，并将CA信号提供到CA缓冲器712。CA接收器711可经由第六存储器焊盘M6接收CA信号。CA缓冲器712可基于第一时钟信号CK1和第三时钟信号CK3对CA信号进行采样。然而，本发明构思不限于此，CA缓冲器712可基于相位差为180°的第二时钟信号CK2和第四时钟信号CK4对CA信号进行采样。CA缓冲器712可将采样的CA数据提供给命令/地址解码器713。

命令/地址解码器713可从CA数据解码出命令CMD或地址ADDR。例如，命令/地址解码器713可以解码出读命令、写命令、模式寄存器写命令MRW、模式寄存器读命令MRR、行地址、列地址等。命令/地址解码器713可以将解码结果提供给解码器714或模式寄存器电路720。

解码器714可以对行地址和列地址进行解码。解码器714可选择或激活对应于行地址的至少一条字线。解码器714可选择或激活对应于列地址的至少一条位线。

模式寄存器电路720可被配置为存储存储器装置200’的操作所需的各条信息。例如，模式寄存器电路720可以包括多个模式寄存器。多个模式寄存器中的每一个可以被配置为存储预定信息。例如，第一模式寄存器可以被配置为存储关于第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M4的至少一个阻抗值的信息。

例如，第二模式寄存器可被配置为存储关于第一时钟信号CK1至第四时钟信号CK4的占空比的信息。例如，第三模式寄存器可被配置为存储第一时钟信号CK1至第四时钟信号CK4的偏移补偿信息。

终端电阻器控制电路730可以基于存储在模式寄存器电路720中的信息(例如，存储在第一模式寄存器中的信息)改变第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M4的阻抗值。例如，响应于指示2相位时钟模式的模式寄存器写命令MRW，终端电阻器控制电路730可以将第二存储器终端电阻器ODT_M2和第四存储器终端电阻器ODT_M4的阻抗值改变为高阻抗，并且可以将第一存储器终端电阻器ODT_M1和第三存储器终端电阻器ODT_M3的阻抗值改变为预定值。终端电阻器控制电路730可以响应于指示4相位时钟模式的模式寄存器写命令MRW，将第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M4的阻抗值改变为预定值。

时钟接收器电路741可经由第一存储器焊盘M1至第四存储器焊盘M4分别接收第一时钟信号CK1至第四时钟信号CK4。可以为第一时钟信号CK1至第四时钟信号CK4中的每一个提供单独的接收器。时钟缓冲器742可基于单独的时钟信号对第一时钟信号CK1至第四时钟信号CK4进行采样。

时钟调节器743可通过基于存储在模式寄存器电路720中的信息(例如，存储在第二模式寄存器或第三模式寄存器中的信息)调节第一时钟信号CK1至第四时钟信号CK4来生成第一内部时钟信号ICK1至第四内部时钟信号ICK4。可以参照图8详细描述时钟调节器743。

存储器体761可以包括分别连接到字线和位线的多个存储器单元。多个存储器单元中的每一个可被配置为在写驱动器762的控制下存储数据，或在读出放大器763的控制下输出所存储的数据。

RDQS发送器744可通过第七存储器焊盘M7将第一内部时钟信号ICK1至第四内部时钟信号ICK4提供到存储器控制器100。

DQ接收器751可通过第五存储器焊盘M5从存储器控制器100接收DQ信号。DQ发送器753可通过第五存储器焊盘M5将DQ信号发送到存储器控制器100。

DQ接收缓冲器752可响应于第一内部时钟信号ICK1到第四内部时钟信号ICK4而对从DQ接收器751提供的DQ信号进行采样。在本发明构思的一些实施例中，可省略时钟调节器743，并且DQ接收缓冲器752可响应于从时钟缓冲器742接收的第一时钟信号CK1至第四时钟信号CK4而对DQ信号进行采样。DQ接收缓冲器752可将采样的数据提供到写驱动器762。

DQ发送缓冲器754可响应于第一内部时钟信号ICK1至第四内部时钟信号ICK4而对从读出放大器763接收的数据进行采样。在本发明构思的一些实施例中，可以省略时钟调节器743，并且DQ发送缓冲器752可以响应于从时钟缓冲器742接收的第一时钟信号CK1至第四时钟信号CK4而对数据进行采样。DQ发送缓冲器754可将采样的数据提供到DQ发送器753。

图8是用于描述根据本发明构思的示例实施例的时钟调节器743的框图。

参照图8，时钟调节器743可以包括占空比调节器810和偏移(skew)调节器820。时钟调节器743可接收第一时钟信号CK1至第四时钟信号CK4，并且生成第一内部时钟信号ICK1至第四内部时钟信号ICK4。

占空比调节器810可调整第一时钟信号CK1至第四时钟信号CK4的占空比。例如，占空比调节器810可将第一时钟信号CK1至第四时钟信号CK4的占空比调节到50％。

偏移调节器820可调整各自具有经调整的占空比的第一时钟信号CK1至第四时钟信号CK4之间的偏移，从而生成彼此之间的相位差为90°的第一内部时钟信号ICK1至第四内部时钟信号ICK4。

图9A和图9B是示出根据本发明构思的示例实施例的时钟调整的时序图。例如，图9A是示出占空比调整的时序图，图9B是示出偏移调整的时序图。图9A和图9B可以稍后参照图7和图8进行描述。

参照图9A，占空比调节器810可以通过调整第一时钟信号CK1的占空比来生成第一调整时钟信号DCK1。第一时钟信号CK1的占空比可以是30％，并且第一调整时钟信号DCK1的占空比可以是50％。占空比可以是在一个周期内保持逻辑高电平的时间的比率。第一时钟信号CK1的占空比与第一调整时钟信号DCK1的占空比并不限制于此。虽然仅示出了第一时钟信号CK1，但占空比调节器810可通过调整第二时钟信号CK2到第四时钟信号CK4的占空比而生成第二调整时钟信号DCK2至第四调整时钟信号DCK4。例如，占空比调节器810可以通过调整第二时钟信号CK2的占空比而生成第二调整时钟信号DCK2。

参照图9B，第一调整时钟信号DCK1至第四调整时钟信号DCK4中的任何两者之间的相位差可由于第一时序偏移SK1到第四时序偏移SK4而不同于90°。偏移调节器820可通过补偿第一调整时钟信号DCK1至第四调整时钟信号DCK4的时序偏移来生成第一内部时钟信号ICK1至第四内部时钟信号ICK4。例如，偏移调节器820可从第一调整时钟信号DCK1识别第一偏移SK1并且补偿第一偏移SK1，从而生成第一内部时钟信号ICK1。类似地，偏移调节器820可从第二调整时钟信号DCK2识别第二偏移SK2并且补偿第二偏移SK2，从而生成第二内部时钟信号ICK2。通过补偿第一偏移SK1至第四偏移SK4，第一内部时钟信号ICK1至第四内部时钟信号ICK4中的任何两个之间的相位差可为90°。

图10是用于描述根据本发明构思的示例实施例的改变终端电阻器的过程的时序图。图10可稍后参照图1或图7来描述。

参照图10，终端电阻器ODT可以在第一时间点t41具有旧的设置值。终端电阻器ODT可以对应于图1的第一控制器终端电阻器ODT_C1至第四控制器终端电阻器ODT_C4，或者可以对应于第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M4。在第一时间点t41，存储器系统10可以2相位时钟模式操作。因此，在本发明构思的一些实施例中，第一控制器终端电阻器ODT_C1和第三控制器终端电阻器ODT_C3可以具有预定阻抗值，使得第一时钟信号CK1和第三时钟信号CK3处于正常状态。在本发明构思的一些实施例中，第一存储器终端电阻器ODT_M1和第三存储器终端电阻器ODT_M3可以具有预定阻抗值，使得第一时钟信号CK1和第三时钟信号CK3处于正常状态。此外，在本发明构思的一些实施例中，第二控制器终端电阻器ODT_C2和第四控制器终端电阻器ODT_C4可以具有高阻抗值，使得第二时钟信号CK2和第四时钟信号CK4处于高阻抗(Hi-Z)状态。在本发明构思的一些实施例中，第二存储器终端电阻器ODT_M2和第四存储器终端电阻器ODT_M4可以具有高阻抗值，使得第二时钟信号CK2和第四时钟信号CK4处于高阻抗(Hi-Z)状态。

存储器控制器100可将指示第一MRW命令MRW1和第二MRW命令MRW2的CA信号提供到存储器装置200。MRW命令是模式寄存器写命令，并且可以是用于改变包括在存储器装置200中的模式寄存器的设置值的命令。例如，MRW命令可以是用于改变模式寄存器的设置值的命令，该模式寄存器存储关于第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M4中的至少一个的阻抗值的信息。在本发明构思的一些实施例中，MRW命令可以是用于改变存储第一时钟信号CK1至第四时钟信号CK4的占空比的模式寄存器的设置值的命令。在本发明构思的一些实施例中，MRW命令可以是用于改变用于存储第一时钟信号CK1至第四时钟信号CK4的偏移补偿信息的模式寄存器的设置值的命令。

CA缓冲器211可在第一时间点t41基于第一时钟信号CK1和第三时钟信号CK3对第一MRW命令MRW1进行采样，并且可在第二时间点t42基于第一时钟信号CK1和第三时钟信号CK3对第二MRW命令MRW2进行采样。

可从第三时间点t43到第四时间点t44对终端电阻器ODT的设置值进行更新。换句话说，可以改变旧的设置值。例如，图7的存储器装置200’的终端电阻器控制电路730可以改变第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M4的阻抗值。在第四时间点t44，终端电阻器ODT可具有新的设置值。第四时间点t44可以是从第二时间点t42起已经经过了终端电阻器更新时间tODTUP的时间点。从第三时间点t43到第四时间点t44，第二时钟信号CK2和第四时钟信号CK4的状态可以从高阻抗状态过渡至正常状态。在第四时间点t44，第二时钟信号CK2和第四时钟信号CK4可以在高电平和低电平之间切换。因此，在第四时间点t44，存储器系统10可以以4相位时钟模式操作。

虽然已经描述了存储器系统10在第一时间点t41处于2相位时钟模式并且存储器系统10在第四时间点t44处于4相位时钟模式，但是本发明构思不限于此。在本发明构思的一些实施例中，存储器系统10可以在第一时间点t41处于4相位时钟模式，并且存储器系统10可以在第四时间点t44处于2相位时钟模式。换句话说，第二时钟信号CK2和第四时钟信号CK4在第一时间点t41可以处于正常状态，并且第二时钟信号CK2和第四时钟信号CK4在第四时间点t44可以处于高阻抗状态。

在本发明构思的一些实施例中，在第四时间点t44之后，时钟调节器743可执行以上参照图9A和图9B描述的第一时钟信号CK1至第四时钟信号CK4的时钟调整操作。

图11是根据本发明构思的示例实施例的写命令的时序图。图11可以稍后参照图1或图7来描述。

参照图11，在第一时间点t51处，CA缓冲器712可顺序地对第一写命令WR1和第二写命令WR2进行采样。在第一时间点t51，终端电阻器ODT(例如，第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M4)可具有旧的设置值。旧的设置值被描述为高阻抗值，但是本发明构思不限于此。

从第二时间点t52至第三时间点t53，可更新终端电阻器ODT的设置值。例如，图7的存储器装置200’的终端电阻器控制电路730可以改变第一存储器终端电阻器ODT_M1至第四存储器终端电阻器ODT_M4的阻抗值。从第三时间点t53开始，终端电阻器ODT可具有新的设置值。第三时间点t53可为从第一时间点t51起已经经过写入时钟延迟时间tCKL_WR的时间点。从第二时间点t52到第三时间点t53，第二时钟信号CK2和第四时钟信号CK4的状态可从高阻抗状态过渡至正常状态。从第三时间点t53开始，第二时钟信号CK2和第四时钟信号CK4可以在高电平和低电平之间切换。因此，在第三时间点t53，存储器系统10可以以4相位时钟模式操作。

在本发明构思的一些实施例中，在第三时间点t53之后，时钟调节器743可执行以上参照图9A和图9B描述的第一时钟信号CK1至第四时钟信号CK4的时钟调整操作。

尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求中阐述的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。