具有脉冲步长以促进擦除暂停的存储器真擦除

技术领域

本公开的实施例大体上涉及存储器子系统，且更具体来说，涉及具有脉冲步长以促进擦除暂停的存储器真擦除。

背景技术

存储器子系统可以包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。

发明内容

附图说明

根据下文给出的具体实施方式并且根据本公开的一些实施例的附图将更加充分地理解本公开。

图1A说明根据一些实施例的包含存储器子系统的实例计算系统。

图1B是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。

图2A-2C是根据实施例的可用于参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意图。

图3是根据实施例的可在参考图1B描述的类型的存储器中使用的存储器单元阵列的一部分的示意框图。

图4A是根据一些实施例的存储器阵列的(例如，存储器单元块的)存储器单元指定群组的擦除操作的电压波形描述。

图4B是根据一些实施例的在真擦除验证子操作期间的经擦除存储器单元群体的电压波形描述。

图4C是根据一些实施例的在后续软编程验证子操作期间的经擦除存储器单元群体的电压波形描述。

图4D是根据一些实施例的在最后擦除验证子操作期间的经擦除存储器单元群体的电压波形描述。

图5A是根据实施例的采用单个脉冲的真擦除子操作的电压波形描述。

图5B是根据至少一个实施例的采用一系列越来越高的脉冲步长的真擦除子操作的电压波形描述。

图6A是根据至少一个实施例的正在图5B中所说明的脉冲步长中的一个期间处置的暂停命令的电压波形描述。

图6B是根据至少一个实施例的在使用脉冲步长执行真擦除时处置真擦除验证子操作未通过的电压波形描述。

图7是根据一些实施例的在使用单个脉冲相较于使用越来越高的脉冲步长系列的擦除操作期间比较阈值电压进程的图表。

图8是根据一些实施例的采用多个脉冲步长执行真擦除的实例方法的流程图。

图9是其中可操作本公开的实施例的实例计算机系统的框图。

具体实施方式

本公开的实施例针对于具有脉冲步长以促进擦除暂停的存储器真擦除。存储器装置可以为非易失性存储器装置。非易失性存储器装置的一个实例为“与非”(NAND)存储器装置。下文结合图1A描述非易失性存储器装置的其它实例。在例如NAND(或快闪)存储器装置的特定存储器装置中，在编程存储器单元之前擦除所述存储器单元，这通常被称为编程/擦除循环。

在这些存储器装置中，每一擦除操作可包含数个子操作，例如预编程、真擦除、真擦除验证、软编程、软编程验证和最后擦除验证，将更详细地论述其中的每一子操作。举例来说，这些子操作中的每一个花费相对短时间，例如40-60微秒(μs)，但除真擦除子操作以外，所述真擦除子操作可花费多达1毫秒(ms)或更长时间。真擦除子操作涉及将实际擦除脉冲施加到正在经历擦除的存储器单元。相较于其它存储器操作并且相较于擦除操作的其它子操作，真擦除子操作花费显著过长的时间周期(或持续时间)。真擦除子操作的持续时间归因于施加到正被擦除的存储器单元串的擦除脉冲的例如约18-22伏特(V)的相当大的偏压电压(Vera)而为过长的。在真擦除子操作完成之后，存储器单元串花费相当大的时间长度斜升到此偏压电压并且花费大量时间恢复，例如放电。

举例来说，在NAND存储器装置中，读取操作比擦除操作更快速，且通常为读取操作提供高于擦除操作的优先级。出于此原因，当主机系统(或耦合的存储器子系统控制器)发送暂停命令以便暂时暂停擦除操作以支持替代地执行读取或其它存储器操作时，擦除操作经常反复中断。擦除暂停命令可为“向前进程”类型，其中不会立即暂停擦除操作，以便在擦除操作实际暂停之前完成当前子操作。启用向前进程可理解为高效的并且在启用存储器装置的存储器结构以自然地完成电压斜升和/或恢复时也是安全的。

相应地，如果暂停命令在真擦除子操作期间中断擦除操作，那么具有较高优先级的存储器操作(例如读取操作)仍必须在可执行暂停命令且存储器操作能够完成之前等待完成真擦除子操作的长持续时间。在真擦除子操作期间每当接收到暂停命令时的此显著延迟显著不利地影响存储器装置的服务质量(QoS)性能。举例来说，由当被暂停命令中断时等待真擦除子操作完成反复引起的时延可显著降低存储器性能。

本公开的方面通过将擦除脉冲划分成多个脉冲步长，因此在存储器单元串斜升到擦除电压偏压(Vera)中并入自然断开，以此解决以上和其它缺陷。如果擦除暂停命令在真擦除子操作期间到达，那么可在例如不长于每一脉冲步长的脉冲步长周期的短时间周期内立即暂停擦除操作。在一些实施例中，多个脉冲步长是至少三个脉冲步长，但设想额外脉冲步长。在一个实施例中，脉冲步长周期大约是除真擦除子操作以外的擦除子操作的时间长度。随后可在另一脉冲步长周期内立即重新开始擦除操作，使整体等待时间显著减小，例如比真擦除子操作的典型持续时间快大约20倍。

在一个实施例中，存储器装置包含存储器单元的存储器阵列和以操作方式耦合到存储器阵列的控制逻辑。控制逻辑可适于执行操作以执行擦除操作，以及其它存储器操作。在至少一些实施例中，存储器擦除操作包含在真擦除子操作期间致使多个脉冲步长依序施加到存储器阵列的存储器单元群组。多个脉冲步长中的每一依序脉冲步长可在脉冲步长周期期间并且相较于前一脉冲步长在较高电压下发生。每一脉冲步长周期可为显著小于整个真擦除子操作的长度的时间长度。所述操作可另外包含响应于在脉冲步长期间检测到擦除暂停命令，在所述脉冲步长之后的后一脉冲步长周期开始处暂停真擦除子操作并且在后一脉冲步长周期结束时重新开始真擦除子操作。

因此，根据本公开的一些实施例实施的系统和方法的优点包含但不限于通过减小归因于在擦除操作的真擦除子操作期间接收到的擦除暂停命令引起的时延，显著改进与存储器性能有关的QoS。另外，归因于当使用脉冲步长时正被擦除的存储器单元群组的Vt分布的更具线性进程，相较于当使用单个脉冲步长时重新开始擦除操作，重新开始擦除操作的行为可更准确地完成。存储器操作领域的技术人员将清楚其它优点，包含与在下文论述的存储器装置相关联的擦除操作。

图1A说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可以包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或这些媒体或存储器装置的组合。存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。

存储器装置130可以是非易失性存储器装置。非易失性存储器装置的一个实例为“与非”(NAND)存储器装置。非易失性存储器装置为一或多个裸片的封装。每一裸片可以包含一或多个平面。平面可分组为逻辑单元(LUN)。对于一些类型的非易失性存储器装置(例如，NAND装置)，每一平面包含物理块的集合。每一块包含页的集合。每一页包含存储器单元集(“单元”)。单元是存储信息的电子电路。取决于单元类型，单元可存储一或多个二进制信息位，且具有与所存储的位数相关的各种逻辑状态。逻辑状态可以由二进制值(例如，“0”和“1”或这类值的组合)表示。

存储器装置130可以由以二维或三维网格布置的位组成，也被称为存储器阵列。存储器单元蚀刻到列(下文也称为位线)和行(下文也称为字线)的阵列中的硅晶片上。字线可以指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以生成存储器单元中的每一个的地址。位线和字线的相交点构成存储器单元的地址。

存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储器(UFS)驱动器、安全数字(SD)和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)，以及各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网市售装置中的计算机)，或这类包含存储器和处理装置的计算装置。

计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与……耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如不具有介入组件)，无论有线或无线，包含例如电连接、光学连接、磁连接等连接。

主机系统120可包括处理器芯片组和由所述处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用例如存储器子系统110将数据写入到存储器子系统110并从存储器子系统110读取数据。

主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过物理主机接口(例如，PCIe bus)与主机系统120耦合时，主机系统120可另外利用NVM高速(NVMe)接口、开放NAND快闪接口(ONFI)接口，或某一其它接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1A说明作为实例的存储器子系统110。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。

存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含“与非”(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来进行位存储。另外，与许多基于闪存的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包括例如二维NAND(2D NAND)和三维NAND(3D NAND)。

存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可存储一个位每单元。其它类型的存储器单元(例如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC))可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分、MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。

虽然描述了非易失性存储器组件，例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路系统以执行本文所描述的操作。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或其它合适的处理器。

存储器子系统控制器115可为处理装置，其包括配置成执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明的实例中，存储器子系统控制器115的本地存储器119包括配置成存储指令的嵌入式存储器，所述指令用于进行控制存储器子系统110的操作(包括处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程。

在一些实施例中，本地存储器119可包含存储存储器指针、提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然在图1A中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一个实施例中，存储器子系统110不包含存储器子系统控制器115，而是替代地可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。

通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作，以及与存储器装置130相关联的逻辑地址(如，逻辑块地址(LBA)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可以将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可以包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，其可从存储器子系统控制器115接收地址且对地址进行解码以存取存储器装置130。

在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以在存储器装置130的一或多个存储器单元上执行操作。外部控制器(例如，存储器系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其包含具有裸片上的控制逻辑(例如，本地媒体控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。

在一些实施例中，本地媒体控制器135的控制逻辑可实施擦除操作管理器138。擦除操作管理器138可执行具有脉冲步长以促进擦除暂停的真擦除子操作，如下文更详细地描述。在一些实施例中，擦除操作管理器138整体或部分地集成在存储器子系统控制器115和/或主机系统120内。

图1B是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。存储器子系统控制器115(例如，存储器装置130外部的控制器)可以是存储器控制器或其它外部主机装置。

存储器装置130包含以行和列逻辑地布置的存储器单元阵列104。呈逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而呈逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可以与存储器单元的多于一个逻辑行相关联，并且单个数据线可以与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未示出)能够被编程到至少两个目标数据状态中的一个。

提供108和列解码电路系统111以对地址信号进行解码。接收地址信号并对地址信号进行解码，以存取存储器单元阵列104。存储器装置130还包含输入/输出(I/O)控制电路系统112，其用以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与I/O控制电路系统112和行解码电路系统108以及列解码电路系统111通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和本地媒体控制器135通信以锁存传入命令。

控制器(例如，在存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列104的存取并且产生外部存储器子系统控制器115的状态信息，即，本地媒体控制器135被配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。在至少一些实施例中，本地媒体控制器135包含擦除操作管理器138。本地媒体控制器135与行解码电路系统108和列解码电路系统111通信，以响应于地址而控制行解码电路系统108和列解码电路系统111。

本地媒体控制器135还与高速缓冲寄存器118和数据寄存器121通信。高速缓存寄存器118锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列104正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器121以传送到存储器单元阵列104；接着可将新数据从I/O控制电路112锁存于高速缓冲寄存器118中。在读取操作期间，数据可从高速缓冲寄存器118传送到I/O控制电路112以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器121传送到高速缓冲寄存器118。高速缓存寄存器118和/或数据寄存器121可形成存储器装置130的页缓冲器(例如，可形成其至少一部分)。页缓冲器可以进一步包含感测装置(例如，感测放大器)以感测存储器单元阵列104的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态。状态寄存器122可以与I/O控制电路系统112和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。

存储器装置130经由控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可另外经由控制链路132接收额外或替代性控制信号(未示出)。在一个实施例中，存储器装置130通过多路复用的输入/输出(I/O)总线134从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并且通过I/O总线134将数据输出到存储器子系统控制器115。

举例来说，可在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收到命令并且接着可将所述命令写入到命令寄存器124中。可在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收地址并且接着可将所述地址写入到地址寄存器114中。可在I/O控制电路112处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据并且接着可将所述数据写入到高速缓冲寄存器118中。随后可将数据写入到数据寄存器121中以用于编程存储器单元阵列104。

在实施例中，可省略高速缓冲寄存器118，且可将数据直接写入到数据寄存器121中。还可以通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。尽管可以参考I/O引脚，但其可以包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。

所属领域的技术人员应了解，可提供额外的电路系统和信号并且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可以不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以进行图1B的单个块组件的功能性。另外，尽管根据各种信号的接收和输出的流行惯例而描述特定I/O引脚，但应注意，可以在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚。

图2A-2C是可例如作为存储器单元阵列104的一部分根据实施例在参考图1B描述的类型的存储器中使用的例如NAND存储器阵列等存储器单元阵列200A的一部分的示意图。存储器阵列200A包含例如字线202

存储器阵列200A可布置成行(各自对应于字线202)和列(各自对应于位线204)。每列可包含经串联连接存储器单元串(例如，非易失性存储器单元)，例如NAND串206

每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206中的存储器单元208

每一选择栅极212的漏极可连接到位线204以用于对应的NAND串206。例如，选择栅极212

图2A中的存储器阵列200A可为准二维存储器阵列，且可具有大体平面结构，例如其中共同源极216、NAND串206和位线204在基本上平行的平面中延伸。替代地，图2A中的存储器阵列200A可能是三维存储器阵列，例如其中NAND串206可以大体上垂直于含有共同源极216的平面且大体上垂直于含有位线204的平面的方式延伸，所述位线204可大体上平行于含有共同源极216的平面。

存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷阱等等)，以及控制栅极236，如图2A所示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多个导电材料形成。在一些情况下，存储器单元208可另外具有经界定的源极/漏极(例如，源极)230和经界定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(并且在一些情况下，形成)字线202。

存储器单元208的列可为选择性地连接到给定位线204的一个NAND串206或数个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但未必)包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同地连接到给定字线202的每隔一个存储器单元208。举例来说，共同地连接到字线202

虽然图2A中未明确描绘位线204

图2B是例如可作为存储器单元阵列104的一部分在参考图1B描述的类型的存储器中使用的存储器单元阵列200B的一部分的另一示意图。图2B中的带相同编号的元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线204

图2C是例如可作为存储器单元阵列104的一部分在参考图1B描述的类型的存储器中使用的存储器单元阵列200C的一部分的另一示意图。图2C中的带相同编号的元件对应于如关于图2A提供的描述。存储器单元阵列200C可包含如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的部分。

图2C描绘将NAND串206分组为存储器单元块250，例如存储器单元块250

位线204

图3为如可用于参考图1B所描述的类型的存储器中的存储器单元阵列300的一部分的块示意图。存储器单元阵列300描绘为具有各自与相应缓冲器部分240通信的四个存储器平面350(例如，存储器平面350

图4A是根据一些实施例的存储器阵列的(例如，存储器单元块的)指定存储器单元群组的擦除操作的电压波形描述。在任选的预编程子操作403期间，存储器装置130可将软编程电压施加到存储器单元指定群组的字线以预调节存储器阵列进而避免过度擦除。在一些实施例中，作为擦除操作的目标的存储器单元群组被组织为存储器单元物理块。在其它实施例中，作为擦除操作的目标的存储器单元群组包含一或多个存储器单元串。

在真擦除子操作405期间，本地媒体控制器135(例如，擦除操作管理器138)可在选择栅极210

在存储器单元208

图4B是根据一些实施例的在真擦除验证子操作407期间的经擦除存储器单元群体的电压波形描述。在真擦除验证子操作407期间，擦除操作管理器138可确定经擦除存储器单元的阈值电压(Vt)分布是否低于-V

图4C是根据一些实施例的在后续软编程验证子操作409期间的经擦除存储器单元群体的电压波形描述。可软编程操作之间施加软编程验证子操作409，包含致使施加一系列低电压编程脉冲以使Vt分布的擦除状态更靠近-V

图4D是根据一些实施例的在最后擦除验证子操作411期间的经擦除存储器单元群体的电压波形描述。在最后擦除验证子操作411期间，存储器操作管理器138可确保经擦除存储器单元群组的Vt分布仍低于甚至更小的负电压(-V

图5A是根据实施例的采用单个脉冲的真擦除子操作的电压波形描述。如所论述，在特定存储器装置中，通过单个脉冲执行真擦除子操作以便使共同源极电压(Vsrc)斜变到擦除电压(Vera)。这样做可在到达到Vera的斜升中和在将此较高擦除电压放电的恢复中均引起显著延迟。出于与多个脉冲步长比较(图5B)的目的说明信号脉冲的时间周期91(或持续时间)。

图5B是根据至少一个实施例的采用一系列越来越高的脉冲步长的真擦除子操作的电压波形描述。以此方式，Vsrc的擦除电压可以递增方式朝向Vera增加但可在脉冲步长之间中止，例如以允许处置暂停命令。所说明的三个脉冲步长是示范性的，且取决于每一脉冲步长周期501的长度和真擦除子操作的总长度，可包含更多或更少脉冲步长。每一脉冲步长周期501例如对于处置擦除重新开始命令时的可预测性，可为相同时间长度(或持续时间)，如将论述。另外，在一些实施例中，在每一依序脉冲步长(例如第1、第2、第3，以此类推)中，每一脉冲步长逐步提高(增加)相同电压量。

图6A是根据至少一个实施例的正在图5B中所说明的脉冲步长中的一个期间处置的暂停命令的电压波形描述。如所说明，在脉冲步长中的一个(在此情况下为第二脉冲步长)期间，接收到擦除暂停命令620。响应于在脉冲步长期间检测到擦除暂停命令，擦除操作管理器138可致使在所述脉冲步长之后在后一脉冲步长周期625开始时暂停真擦除子操作。真擦除子操作的暂停可理解为暂时中止操作进程，且因此如所说明，跳过在后一脉冲步长周期625期间的脉冲步长。等待到后一脉冲步长周期625开始以正式地“中止”操作可归于擦除操作的向前进程方面。在各种实施例中，存储器装置130可引导将在后一脉冲步长周期625期间执行的存储器操作(例如读取操作或写入操作)的执行。

在至少一个实施例中，擦除操作管理器138在后一脉冲步长周期625结束时另外重新开始真擦除子操作。在至少另一实施例中，擦除操作管理器138在后一脉冲步长周期625结束之前另外检测到擦除重新开始命令630。响应于所述检测，擦除操作管理器138可在后一脉冲步长周期625结束时重新开始真擦除子操作。

图6B是根据至少一个实施例的在使用脉冲步长执行真擦除时处置真擦除验证子操作未通过的电压波形描述。在一些实施例中，响应于在真擦除子操作期间未接收到擦除暂停命令，擦除操作管理器138可致使对存储器单元群组执行真擦除验证子操作407A。另外，在接收到擦除重新开始命令且完成真擦除子操作407A(如图6A中所说明)之后，擦除操作管理器138可致使对存储器单元群组执行真擦除验证子操作。

如果真擦除验证子操作407A未通过，那么擦除操作管理器138可重新开始擦除操作的真擦除子操作。如所说明，重新开始真擦除子操作意指致使较高电压的脉冲步长(和相同脉冲步长周期)施加于存储器单元群组。举例来说，在一个实施例中，在重新开始真擦除子操作之后的后一脉冲步长(如所说明的第4脉冲步长)与紧接在真擦除验证子操作407A之前施加的脉冲步长(如所说明的第3脉冲步长)是较高电压。继续发送到存储器单元群组的脉冲步长系列(例如，第5、第6、…)同样具有逐步变高的电压。因此，在另一真擦除时间周期结束时，擦除操作管理器138可致使执行第二真擦除验证子操作407B。如所说明，此第二真擦除验证子操作407B通过，且因此移动到执行软编程验证子操作。

图7是根据一些实施例的在使用单个脉冲(底部曲线)相较于使用越来越高的脉冲步长系列(顶部曲线)的擦除操作期间比较阈值电压进程的图表。如参考单脉冲曲线所说明，由于Vt分布的快速改变，尤其是在单脉冲曲线的早期部分702，难以准确地暂停擦除操作。另外，难以准确地重新开始擦除操作，这是因为如在单脉冲曲线的稍后部分704处所说明，在重新开始之后，即使擦除电压小幅降低仍可能阻碍擦除进程。

相比之下，使用多个越来越高的电压脉冲步长(顶部曲线)引起Vt分布的更具线性进程。Vt分布的线性进程实现Vt分布擦除进程随时间的准确预测。因此，通过采用所公开的使用越来越高的电压脉冲步长代替一个长脉冲步长的技术，还更容易暂停擦除操作并返回到准确地重新开始擦除操作。

图8是根据一些实施例的采用多个脉冲步长执行真擦除的实例方法800的流程图。方法800可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法800由图1A-1B的包含擦除操作管理器138的本地媒体控制器135执行。虽然以特定顺序或次序来展示，但是除非另有指定，否则可修改所述处理程序的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。

在操作810处，执行真擦除子操作。更具体地，处理逻辑通过致使多个脉冲步长依序施加到存储器阵列的存储器单元群组来执行真擦除子操作。在一些实施例中，多个脉冲步长中的每个依序脉冲步长在脉冲步长周期期间并且相较于前一脉冲步长在较高电压下发生，如图5B中所说明。

在操作815处，检测到擦除暂停命令。更具体地，处理逻辑确定是否已经接收到擦除暂停命令。

如果在操作815处，接收到擦除命令，那么在操作820处，处理逻辑在脉冲步长之后在后一脉冲步长周期开始时暂停真擦除子操作，如图6A中所说明。

在操作830处，还任选地处置存储器操作。更具体地，处理逻辑致使在暂停周期(例如后一脉冲步长周期)期间执行存储器操作(例如读取操作或写入操作)。

在操作840处，重新开始真擦除子操作(图6A)。更具体地，处理逻辑在后一脉冲步长周期结束时重新开始真擦除子操作。在一些实施例中，在后一脉冲步长周期结束时重新开始真擦除子操作是响应于在后一脉冲步长周期结束之前接收到擦除重新开始命令，如图6A中所说明。

如果在操作815处，未接收到擦除暂停命令(或在操作840处重新开始真擦除子操作之后未接收到额外擦除暂停命令)，那么方法800继续操作850。

在操作850处，执行真擦除验证子操作。更具体地，处理逻辑致使执行真擦除验证(TEV)子操作，参考图4B进行论述。

在操作860处，确定验证通过/未通过。更具体地，处理逻辑确定真擦除验证子操作是通过还是未通过，参考图4B进行论述。

如果在操作860处，真擦除验证子操作通过，那么擦除操作结束。响应于，在操作860处，真擦除验证子操作引起未通过，在操作870处，处理逻辑重新开始擦除操作的真擦除子操作，如图6B中所说明。在至少一些实施例中，重新开始真擦除子操作之后的后一脉冲步长与紧接在执行真擦除验证子操作之前发送的脉冲步长相比是较高电压。

图9说明计算机系统900的实例机器，在所述计算机系统900内可执行用于致使所述机器执行本文中所论述的方法中的任一种或多种方法的指令集。在一些实施例中，计算机系统900可对应于主机系统(例如，图1A的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1A的存储器子系统110)，或者可用于执行控制器的操作(例如，用于执行操作系统以执行对应于图1A的存储器子系统控制器115的操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。

所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(依序或以其它方式)指定将由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。

实例计算机系统900包含处理装置902、主存储器904(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器910(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统918，其经由总线930彼此通信。

处理装置902表示一个或多个通用处理装置，例如微处理器、中央处理单元等等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置902也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等等。处理装置902被配置成执行指令928以用于执行本文中所论述的操作和步骤。计算机系统900可另外包含网络接口装置912以在网络920上通信。

数据存储系统918可包含机器可读存储媒体924(也被称作非暂时性计算机可读媒体)，其上存储有一或多个指令集928或体现本文中所描述的方法或功能中的任一或多种的软件。数据存储系统918可另外包含本地媒体控制器135，其包含先前论述的擦除操作管理器138。指令928还可在由计算机系统900执行期间完全或至少部分地驻存在主存储器904内和/或处理装置902内，主存储器904和处理装置902也构成机器可读存储媒体。机器可读存储媒体924、数据存储装置918和/或主存储器904可对应于图1A的存储器子系统110。

在一个实施例中，指令926包含用以实施对应于控制器(例如，图1A的存储器子系统控制器115)的功能性的指令。虽然在实例实施例中将机器可读存储媒体924展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一种或多种的任何媒体。术语“机器可读存储媒体”因此应被视为包含但不限于固态存储器、光学媒体和磁性媒体。

已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。

然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可以指操控和变换计算机系统的寄存器和存储器内的表示为物理(电子)数量的数据为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。

本公开还涉及用于执行本文中的操作的设备。这一设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。

本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。

本公开可提供为计算机程序产品或软件，其可包含在其上储存有可用以编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，非暂时性计算机可读)媒体包含机器(例如，计算机)可读取存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。

在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书和图式。