基于集成解调运放的斩波稳定电路

技术领域

本发明属于电子技术领域，特别是涉及一种基于集成解调运放的斩波稳定电路。

背景技术

传统的斩波稳定架构是在差分放大器后再增加一个MOS开关管组成的解调模块，那么受到MOS管开关时的时钟馈通和电荷注入等非理想因素的影响，调制后的信号在时钟信号的上升/下降沿处就会产生向上/下的尖峰，从而导致解调后的电压产生额外的失调。

发明内容

为了克服现有斩波稳定架构，存在的会导致解调后的电压产生额外的失调的问题，本发明提出一种基于集成解调运放的斩波稳定电路，该电路通过调整解调时钟信号的相位来避开调制后信号的尖峰，从而大大抑制了时钟馈通和电荷注入等非理想因素产生的失调电压。

为实现上述目的，本发明提供了如下方案：基于集成解调运放的斩波稳定电路，包括：

调制器，用于将低频信号调制成高频信号；

放大解调模块，与所述调制器连接，用于放大解调所述高频信号；

振荡器，分别与所述调制器和放大解调模块连接，用于发出时钟信号，控制所述调制器和放大解调模块。

优选地，所述放大解调模块包括共模反馈级、偏置级、集成解调的差分放大级和输出级；

所述偏置级与所述共模反馈级连接，所述集成解调的差分放大级与所述偏置级连接，所述输出级与所述集成解调的差分放大级连接。

优选地，所述共模反馈级包括第一PMOS管(PM1)、第二PMOS管(PM2)、第二十二PMOS管(PM22)、第二十四PMOS管(PM24)、第一NMOS管(NM1)、第二NMOS管(NM2)、第十五NMOS管(NM15)、第十六NMOS管(NM16)、第一电源(Is)、第二电源(V

其中所述第一NMOS管(NM1)的漏极、第一NMOS管(NM1)的栅极和第二NMOS管(NM2)的栅极与第一电源(Is)连接；

所述第一NMOS管(NM1)的源极、第二NMOS管(NM2)的源极、第十五NMOS管(NM15)的源极与第十六NMOS管(NM16)的源极连接；

所述第二NMOS管(NM2)的漏极、第一PMOS管(PM1)的漏极、第一PMOS管(PM1)的栅极与第二PMOS管(PM2)的栅极连接；

所述第一PMOS管(PM1)的源极与第二PMOS管(PM2)的源极连接；

所述第十五NMOS管(NM15)的栅极、第十五NMOS管(NM15)的漏极与第二十二PMOS管(PM22)的漏极连接；

所述第十六NMOS管(NM16)的栅极、第十六NMOS管(NM16)的漏极与第二十四PMOS管(PM24)的漏极连接；

所述第二十二PMOS管(PM22)的源极、第二十四PMOS管(PM24)的源极与第二PMOS管(PM2)的漏极连接；

所述第二十二PMOS管(PM22)的栅极与第二电源(V

优选地，所述偏置级包括第三PMOS管(PM3)、第三NMOS管(NM3)、第七PMOS管(PM7)、第十九PMOS管(PM19)、第五NMOS管(NM5)、第八PMOS管(PM8)、第二十PMOS管(PM20)、第七NMOS管(NM7)、第四NMOS管(NM4)、第九PMOS管(PM9)、第六NMOS管(NM6)；

其中所述第三PMOS管(PM3)的栅极与第一PMOS管(PM1)的漏极连接，第三PMOS管(PM3)的源极、第七PMOS管(PM7)的源极、第八PMOS管(PM8)的漏极、第九PMOS管(PM9)的漏极与第一PMOS管(PM1)的漏极连接，第三PMOS管(PM3)的漏极与第三NMOS管(NM3)的漏极、第三NMOS管(NM3)的栅极连接；

所述第三NMOS管(NM3)的源极、第四NMOS管(NM4)的源极、第五NMOS管(NM5)的源极、第六NMOS管(NM6)的源极与第一NMOS管(NM1)的源极连接；

所述第五NMOS管(NM5)的栅极、第六NMOS管(NM6)的栅极与第一NMOS管(NM1)的栅极连接，第五NMOS管(NM5)的漏极与第十九PMOS管(PM19)的漏极、第十九PMOS管(PM19)的栅极、第二十PMOS管(PM20)的栅极连接，第六NMOS管(NM6)的漏极与第九PMOS管(PM9)的漏极、第九PMOS管(PM9)的栅极连接；

所述第四NMOS管(NM4)的栅极、第四NMOS管(NM4)的漏极与第七NMOS管(NM7)的源极连接；

所述第七NMOS管(NM7)的栅极、第七NMOS管(NM7)的漏极与第二十PMOS管(PM20)的漏极连接；

所述第二十PMOS管(PM20)的源极与第八PMOS管(PM8)的漏极连接，第八PMOS管(PM8)的栅极与第七PMOS管(PM7)的栅极、第七PMOS管(PM7)的漏极、第十九PMOS管(PM19)的源极连接。

优选地，所述集成解调的差分放大级包括第一电流通路和第二电流通路；

所述第一电流通路包括第四PMOS管(PM4)、第五PMOS管(PM5)、第十PMOS管(PM10)、第十一PMOS管(PM11)、第十二PMOS管(PM12)、第十五PMOS管(PM15)、第二十一PMOS管(PM21)、第二十五PMOS管(PM25)、第二十六PMOS管(PM26)、第十九NMOS管(NM19)、第二十一NMOS管(NM21)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十七NMOS管(NM17)、第三电源(V

所述第二电流通路包括第六PMOS管(PM6)、第十三PMOS管(PM13)、第十四PMOS管(PM14)、第十六PMOS管(PM16)、第二十三PMOS管(PM23)、第二十NMOS管(NM20)、第八NMOS管(NM8)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十八NMOS管(NM18)；

其中所述第四PMOS管(PM4)的源极、第五PMOS管(PM5)的源极、第六PMOS管(PM6)的源极与第三PMOS管(PM3)的源极连接，第四PMOS管(PM4)的栅极、第五PMOS管(PM5)的栅极、第六PMOS管(PM6)的栅极与第三PMOS管(PM3)的栅极连接，第四PMOS管(PM4)的漏极与第十PMOS管(PM10)的源极连接；

所述第十PMOS管(PM10)的栅极与第九PMOS管(PM9)的栅极连接，第十PMOS管(PM10)的漏极与第二十五PMOS管(PM25)的源极、第二十六PMOS管(PM26)的源极连接；

所述第二十五PMOS管(PM25)的栅极与第三电源(V

所述第二十五PMOS管(PM25)的漏极与第十一NMOS管(NM11)的源极、第十二NMOS管(NM12)的源极、第十八NMOS管(NM18)的漏极连接；

所述第二十六PMOS管(PM26)的漏极与第九NMOS管(NM9)的源极、第十NMOS管(NM10)的源极、第十七NMOS管(NM17)的漏极连接；

所述第九NMOS管(NM9)的漏极与第十一NMOS管(NM11)的漏极、第二十一NMOS管(NM21)的源极连接，第十二NMOS管(NM12)的漏极与第十NMOS管(NM10)的漏极、第八NMOS管(NM8)的源极连接，第十NMOS管(NM10)的栅极与第十一NMOS管(NM11)的栅极连接；

所述第八NMOS管(NM8)的栅极、第二十一NMOS管(NM21)的栅极与第三NMOS管(NM3)的栅极连接；

所述第二十一NMOS管(NM21)的漏极与第十九NMOS管(NM19)的源极、第二十一PMOS管(PM21)的漏极连接，第八NMOS管(NM8)的漏极与第二十NMOS管(NM20)的源极、第二十三PMOS管(PM23)的漏极连接；

所述第十九NMOS管(NM19)的栅极、第二十NMOS管(NM20)的栅极、第二十NMOS管(NM20)的漏极、第二十三PMOS管(PM23)的源极、第十六PMOS管(PM16)的漏极与第七NMOS管(NM7)的栅极连接；

所述第十九NMOS管(NM19)的漏极与第二十一PMOS管(PM21)的源极、第十五PMOS管(PM15)的漏极连接；

所述第二十一PMOS管(PM21)的栅极、第二十三PMOS管(PM23)的栅极与第二十PMOS管(PM20)的栅极连接；

所述第十五PMOS管(PM15)的栅极、第十六PMOS管(PM16)的栅极与第九PMOS管(PM9)的漏极连接；

所述第十五PMOS管(PM15)的源极与所述第十一PMOS管(PM11)的漏极、所述第十三PMOS管(PM13)的漏极连接，所述第十六PMOS管(PM16)的源极与所述第十二PMOS管(PM12)的漏极、所述第十四PMOS管(PM14)的漏极连接；

所述第五PMOS管(PM5)的漏极与第十一PMOS管(PM11)的源极、第十二PMOS管(PM12)的源极连接，第六PMOS管(PM6)的漏极与第十三PMOS管(PM13)的源极、第十四PMOS管(PM14)的源极连接；

所述第十一PMOS管(PM11)的栅极、第十四PMOS管(PM14)的栅极、第九NMOS管(NM9)的栅极和第十二NMOS管(NM12)的栅极分别与振荡器连接。

优选地，所述输出级包括第十七PMOS管(PM17)、第十八PMOS管(PM18)、第十三NMOS管(NM13)、第十四NMOS管(NM14)、第一电阻(R1)、第二电阻(R2)和输出电压(V

所述第一电阻(R1)与第二电阻(R2)串联，第二十四PMOS管(PM24)的栅极连接在第一电阻(R1)与第二电阻(R2)的中间点，第一电阻(R1)、第十七PMOS管(PM17)的漏极、第十三NMOS管(NM13)的漏极与输出电压(V

所述第十七PMOS管(PM17)的源极、第十八PMOS管(PM18)的源极与第六PMOS管(PM6)的源极连接，第十七PMOS管(PM17)的栅极与第十五PMOS管(PM15)的漏极连接，第十八PMOS管(PM18)的栅极与第十六PMOS管(PM16)的漏极连接；

所述第十三NMOS管(NM13)的栅极与第十九NMOS管(NM19)的源极连接，第十四NMOS管(NM14)的栅极与第八NMOS管(NM8)的漏极连接；

所述第十三NMOS管(NM13)的源极、第十四NMOS管(NM14)的源极与第十八NMOS管(NM18)的源极连接。

优选地，所述第十一PMOS管(PM11)、第十二PMOS管(PM12)、第十三PMOS管(PM13)、第十四PMOS管(PM14)组成第一解调开关，所述第一解调开关用于消除第一PMOS管(PM1)、第五PMOS管(PM5)和第六PMOS管(PM6)造成的电流失调。

优选地，所述第九NMOS管(NM9)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)组成第二解调开关，所述第二解调开关用于消除第二十五PMOS管(PM25)和第二十六PMOS管(PM26)产生的失调电压。

本发明公开了以下技术效果：

(1)本专利将解调模块集成在运算放大器中；

(2)通过调整解调时钟信号的相位来避开调制后信号的尖峰，从而大大抑制了时钟馈通和电荷注入等非理想因素产生的失调电压。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例的电路硬件原理图；

图2为本发明实施例的基于集成解调运放的斩波稳定电路的架构和关键节点的波形图，其中(a)为架构图，(b)为关键节点波形图；

图3为本发明实施例的传统的斩波稳定电路的结构图和关键节点的波形图，其中(a)为架构图，(b)为关键节点波形图；

图中：PM1-第一PMOS管、PM2-第二PMOS管、PM3-第三PMOS管、PM4-第四PMOS管、PM5-第五PMOS管、PM6-第六PMOS管、PM7-第七PMOS管、PM8-第八PMOS管、PM9-第九PMOS管、PM10-第十PMOS管、PM11-第十一PMOS管、PM12-第十二PMOS管、PM13-第十三PMOS管、PM14-第十四PMOS管、PM15-第十五PMOS管、PM16-第十六PMOS管、PM17-第十七PMOS管、PM18-第十八PMOS管、PM19-第十九PMOS管、PM20-第二十PMOS管、PM21-第二十一PMOS管、PM22-第二十二PMOS管、PM23-第二十三PMOS管、PM24-第二十四PMOS管、PM25-第二十五PMOS管、PM26-第二十六PMOS管、NM1-第一NMOS管、NM2-第二NMOS管、NM3-第三NMOS管、NM4-第四NMOS管、NM5-第五NMOS管、NM6-第六NMOS管、NM7-第七NMOS管、NM8-第八NMOS管、NM9-第九NMOS管、NM10-第十NMOS管、NM11-第十一NMOS管、NM12-第十二NMOS管、NM13-第十三NMOS管、NM14-第十四NMOS管、NM15-第十五NMOS管、NM16-第十六NMOS管、NM17-第十七NMOS管、NM18-第十八NMOS管、NM19-第十九NMOS管、NM20-第二十NMOS管、NM21-第二十一NMOS管、Is-第一电源、VREF-第二电源、V

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

如图1-2所示，本实施例提供的一种基于集成解调运放的斩波稳定电路的结构，来解决如图3所示的传统的斩波稳定电路存在的调制后的信号在时钟信号的上升/下降沿处就会产生向上/下的尖峰，从而导致解调后的电压产生额外的失调问题，其由三部分组成，分别是振荡器、调制部分和放大解调部分；振荡器的输出信号为两个时钟信号，分别是CLK和CLK

IDOP模块(放大解调部分)的电路如图1所示，用于实现放大与解调采用的时钟信号于解调模块使用的时钟信号不相同。所述的IDOP模块特征在于：它由四部分组成，分别是共模反馈级、偏置级、集成解调的差分放大机和输出级。

进一步的优化方案，共模反馈级的特征在于：它由八个管子组成，分别是PM1、PM2、PM22、PM24、NM1、NM2、NM15、NM16。其中NM1、NM2、PM1和PM2是电流镜，Is电流通过电流镜给偏置级提供偏置电流。PM25和PM26是提供共模反馈的关键部分，使得输出级共模电压保持稳定，NM15和NM16的连方式是diode连接，其中NM16、NM17和NM18构成电流镜给集成解调差分放大器提供偏置电流。

进一步的优化方案，偏置级的特征在于：它由十一个管子组成，分别是PM3、NM3、PM7、PM19、NM5、PM8、PM20、NM7、NM4、PM9、NM6。其中十一个管子组成四个电流通路，分别是PM3和NM3，PM7、PM19和NM5,PM8、PM20、NM7和NM4，PM9和NM6组成四路电流通路，其中PM3和PM1组成电流镜给偏置级提供偏置电流，NM3给集成解调的差分放大级种的管子NM7和NM8提供偏置电位，PM19给集成解调的差分放大级种的管子PM21和PM23提供偏置点位,NM7给集成解调的差分放大级种的管子NM19和NM20提供偏置电位、PM9给集成解调的差分放大级种的管子NM15和NM16提供偏置电位。NM4是diode连接，从而降低NM7的宽长比，提高NM7的栅极电压从而改善匹配性。

进一步的优化方案，集成解调差分放大器级的特征在于：它由两路电流通路组成，从左往右第一路由十个管子组成，分别是PM5、PM11、PM12、PM15、PM21、NM19、NM7、NM9、NM10、NM17，第二路由PM6、PM13、PM14、PM16、PM23、NM20、NM8、NM11、NM12、NM18组成。在这两路电流通路中包括两个解调开关(解调开关1和解调开关2)。

进一步的优化方案，解调开关1的作用是为了消除PM1、PM5和PM6造成的电流失调，而解调开关2的作用是为了消除由于PM25和PM26所产生的失调电压。

进一步的优化方案，如果PM25和PM26之间存在的失调电压为ΔVos，则PM25的电流大于PM26的电流，所以NM17的电流大于NM18的电流，由于NM17和NM18的栅极电压相等，所以NM17的VDS大于NM18的VDS电压，当XCLK为高电位时，NM9和NM12导通，而NM19和NM11关闭，如果忽略PM1、PM5和PM6的失配，则NM7的电压大于NM8的电压，会使得NM13的栅极电压大于NM14的栅极电压，忽略解调开关1和PM5、PM6和PM1的失调，则PM17的电流等于PM18的漏电流，则NM13的V

进一步的优化方案，输出级的特征在于：由六个电子元器件组成，分别是PM17、PM18、NM13、NM14、R1和R2组成。其中R1与R2的中间点是共模反馈点，连接到共模反馈级PM24的栅级，稳定住VOUT+和VOUT-的共模电压点。

以上所述的实施例仅是对本发明的优选方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。