半导体结构的形成方法

技术领域

本发明涉及半导体技术领域，具体涉及一种半导体结构的形成方法。

背景技术

随着半导体技术的发展，半导体器件的尺寸持续减小，鳍式场效应晶体管(FinFET)等三维结构的设计成为本领域关注的热点。鳍式场效应晶体管一般具有从衬底上向上垂直延伸的多个鳍部，所述鳍部中形成鳍式场效应晶体管的沟道，在鳍部上形成栅极结构，在栅极结构的两侧的鳍部中形成有源区和漏区。

随着半导体制造的技术节点进一步缩小，传统的硅沟道的载流子迁移率较低，已成为限制器件性能的重要因素。在pFET(p-channel MosFET)中，通过用硅锗代替硅形成硅锗/硅双沟道，可以有效地提高pFET沟道载流子迁移率，实现器件性能的提升。

然而，在现有技术下，在形成硅锗沟道的过程中，衬底边缘表面容易被锗污染，从而影响后续工艺窗口；此外，在形成硅锗沟道时，通常会采用化学机械抛光(CMP)工艺对硅锗材料层进行平坦化处理，以去除多余部分的硅锗材料层，但是获得的硅锗沟道表面晶格缺陷较多、表面平整度较差，影响器件性能。

发明内容

本发明解决的技术问题是，提供一种半导体结构的形成方法，在形成硅锗沟道的过程中，减少了衬底边缘表面被污染的可能性，同时，改善了硅锗沟道结构的平坦化工艺后半导体结构表面的平整度，减少了表面晶格缺陷，从而提升了半导体器件的性能。

为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括功能区和边缘区；在所述衬底上形成掩膜层，所述掩膜层覆盖所述边缘区表面；以所述掩膜层为掩膜，在所述功能区上形成第一沟道材料层；在第一沟道材料层内形成材料层开口，所述材料层开口贯穿所述第一沟道材料层，所述第一沟道材料层形成第一沟道层；在所述材料层开口内形成第二沟道材料层，所述第二沟道材料层高于所述第一沟道层顶部表面；平坦化所述第二沟道材料层，以形成第二沟道层，所述第二沟道层高于或齐平于所述第一沟道层顶部表面。

可选的，所述功能区包括第一功能区以及第二功能区。

可选的，所述第一沟道层包括位于所述第一功能区上的第一子沟道结构、以及位于所述第二功能区上的第二子沟道结构，所述第一子沟道结构的宽度大于所述第二子沟道结构的宽度。

可选的，所述掩膜层包括位于所述衬底上的第一掩膜层、以及位于第一掩膜层上的上层掩膜层，所述掩膜层内具有暴露出所述功能区表面的掩膜开口。

可选的，形成所述掩膜层的方法包括：在所述衬底上形成初始掩膜层；在所述初始掩膜层上形成图形化层，所述图形化层暴露出所述功能区上的初始掩膜层；以所述图形化层为掩膜，蚀刻所述初始掩膜层，直至暴露出所述功能区表面，从而形成具有掩膜开口的掩膜层。

可选的，所述第一掩膜层的材料包括氧化硅。

可选的，所述上层掩膜层的材料包括氮化硅。

可选的，在形成所述掩膜层后，在形成第一沟道材料层之前，还包括：对所述衬底进行清洗处理。

可选的，所述第一沟道材料层的材料为硅锗。

可选的，所述第一沟道材料层的形成工艺包括选择性外延生长工艺。

可选的，所述半导体结构的形成方法还包括：在形成第一沟道层之后，在形成第二沟道材料层之前，去除所述上层掩膜层。

可选的，去除所述上层掩膜层的工艺包括湿法蚀刻工艺。

可选的，所述第二沟道材料层的材料为硅。

可选的，在形成第二沟道材料层后，还包括：形成位于所述第二沟道材料层上、以及位于第一掩膜层上的介质层。

可选的，所述介质层的材料与所述第一掩膜层的材料相同。

可选的，所述介质层的材料为氧化硅。

可选的，在形成所述介质层之后，平坦化所述第二沟道材料层之前，还包括：对所述功能区上的介质层进行初始平坦化，直至暴露出所述第二沟道材料层表面。

可选的，所述初始平坦化的工艺包括化学机械抛光工艺。

可选的，平坦化所述第二沟道材料层的工艺包括化学机械抛光工艺或干法蚀刻工艺。

可选的，当所述第二沟道层齐平于所述第一沟道层顶部表面时，在形成所述第二沟道层后，形成位于所述第一沟道层以及所述第二沟道层上的外延层。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明的技术方案提供的半导体结构的形成方法中，所述掩膜层覆盖于衬底的边缘区表面，因此，在形成所述第一沟道材料层的过程中，所述掩膜层保护了所述边缘区表面，避免了所述第一沟道材料层在边缘区表面形成，减少了边缘区被污染的可能性。此外，由于先形成所述第一沟道层后，接着，再形成高于所述第一沟道层的第二沟道材料层，因此，后续通过平坦化所述第二沟道材料层，即可形成表面平整度良好的半导体结构，而不需要对第一沟道层进行平坦化，从而，避免了第一沟道层的平坦化工艺引入的晶格缺陷，且提升了半导体结构的平坦化效果，因此，改善了半导体结构的表面平整度，提升了器件性能。

进一步，在形成第二沟道材料层后，在所述第二沟道材料层上形成介质层；所述第二沟道材料层的材料为硅，所述介质层的材料为氧化硅。由于氧化硅以及硅的平坦化工艺较为成熟、工艺可控性高，且平坦化完成后的器件表面平整度较好，因此后续通过平坦化所述介质层和第二沟道材料层，可以形成较平整的第二沟道层，从而改善了半导体结构的表面平整度；同时，由于不需要对第一沟道层进行平坦化，避免了第一沟道层的平坦化工艺引入的晶格缺陷，从而提升了半导体结构形成过程的工艺窗口，改善了器件性能。

附图说明

图1至图4为一种半导体结构的形成过程的剖面示意图；

图5至图10是本发明一实施例的半导体结构的形成过程的剖面示意图。

具体实施方式

如背景技术所述，在现有技术中，在形成硅锗沟道的过程中，衬底边缘表面容易被锗污染，从而影响后续工艺窗口；在对硅锗沟道结构进行平坦化工艺后，半导体结构表面的平整度较差，且硅锗沟道结构的平坦化工艺容易引入晶格缺陷，从而降低了器件性能。

图1至图4为一种半导体结构的形成过程的剖面示意图。

请参考图1，提供衬底100；在所述衬底100上形成第一掩膜层101、以及位于第一掩膜层101上的第二掩膜层102，所述第二掩膜层102的材料为氮化硅；在所述衬底100内、第一掩膜层101内以及第二掩膜层102内形成第一沟槽(未图示)以及第二沟槽(未图示)，所述第一沟槽的开口宽度大于第二沟槽的开口宽度，所述第一沟槽和第二沟槽贯穿所述第二掩膜层102、第一掩膜层101并延伸至所述衬底100内；在所述第一沟槽内形成第一沟道结构103，在所述第二沟槽内形成第二沟道结构104，所述第一沟道结构103以及第二沟道结构104的材料为硅锗。

请参考图2，去除所述第二掩膜层102，所述第一掩膜层101暴露出所述第一沟道结构103以及第二沟道结构104的顶部表面，且在暴露出的所述第一沟道结构103以及第二沟道结构104的表面形成氧化层105。

在去除所述第二掩膜层102后，平坦化所述第一沟道结构103、第二沟道结构104以及第一掩膜层101，直至暴露出所述衬底表面。平坦化所述第一沟道结构103、第二沟道结构104以及第一掩膜层101的过程如图3和图4所示。

请参考图3，图3为所述半导体结构在平坦化进行过程中的剖面示意图。在平坦化过程中，所述第一沟道结构103以及所述第二沟道结构104的顶部凸起部分，即区域A和区域C首先被平坦化，从而所述区域A和区域C上的氧化层105被去除，并暴露出部分所述第一沟道结构103和第二沟道结构104。

请参考图4，图4为所述半导体结构在平坦化完成后的剖面示意图。在平坦化后，所述第一沟道结构103顶部表面呈凸起状并高于衬底100顶部表面，所述第二沟道结构104顶部表面与所述衬底100顶部表面平齐。

由于所述第二掩膜层102的材料为氮化硅，在去除所述第二掩膜层102的工艺中，采用的蚀刻液包括双氧水，所述蚀刻液将所述第一沟道结构103以及第二沟道结构104表面氧化形成氧化层105。在平坦化过程中，所述第一沟道结构103和第二沟道结构104的顶部凸起部分(区域A和区域C)先被平坦化并去除了其上的氧化层105，而第一沟道结构103顶部的其他区域(如区域B)仍被氧化层105覆盖。从而，在第一沟道结构103中，区域B的平坦化速率小于区域A的平坦化速率，从而导致平坦化完成后，所述第一沟道结构103表面局部平整度较差，且其表面高于衬底100顶部表面。此外，由于所述第二沟道结构104的宽度小于所述第一沟道结构103的宽度，所述第二沟道结构104表面结构的差异不大，因此，所述第二沟道结构104表面各处的平坦化速率较均匀，在平坦化完成后，所述第二沟道结构104的顶部表面与所述衬底100顶部表面平齐，从而使所述第一沟道结构103的表面与第二沟道结构104的表面之间存在高度差，导致所述半导体结构的整体平整度较差，降低了半导体结构形成过程的工艺窗口。此外，所述第一沟道结构103以及第二沟道结构104的材料为硅锗，而针对硅锗材料的平坦化工艺可控性较差，容易引入晶格缺陷。

为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，通过在所述衬底上形成覆盖边缘区表面的掩膜层，减少了所述边缘区表面在所述第一沟道材料层的形成过程中被污染的可能性。同时，通过先形成所述第一沟道层，再形成高于所述沟道结构的第二沟道材料层，因此，通过平坦化所述第二沟道材料层，即可形成表面平整度良好的半导体结构，而不需要对第一沟道层进行平坦化，从而，避免了第一沟道层的平坦化工艺引入的晶格缺陷，且提升了半导体结构的平坦化效果，因此，改善了半导体结构的表面平整度，提升了器件性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图10是本发明一实施例的半导体结构的形成过程的剖面示意图。

请参考图5，提供衬底200，所述衬底200包括功能区(未标示)和边缘区III。

所述衬底200的材料包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)等。在本实施例中，所述衬底200的材料为硅。

所述功能区为后续第一沟道层以及第二沟道层的形成提供平台。所述功能区包括第一功能区I和第二功能区II。所述第一功能区I与第二功能区II用于形成不同尺寸的器件结构。

请继续参考图5，在所述衬底200上形成掩膜层201，所述掩膜层201包括位于所述衬底200上的第一掩膜层202、以及位于第一掩膜层202上的上层掩膜层203，所述掩膜层201内具有暴露出所述功能区表面的掩膜开口204，所述掩膜层覆盖所述边缘区III表面。

所述掩膜层201内的掩膜开口204为后续第一沟道层以及第二沟道层的形成提供了空间。

此外，所述掩膜层201还用于保护功能区以外的衬底200在后续半导体结构的形成工艺中不受污染。所述掩膜层201覆盖于衬底200的边缘区III表面，因此，在后续形成所述第一沟道材料层的过程中，所述掩膜层201保护了所述边缘区III表面，避免了所述第一沟道材料层在边缘区III表面形成，减少了边缘区III被污染的可能性。

具体的，在后续形成所述第一沟道材料层的过程中，所述上层掩膜层203减少了所述第一掩膜层202受到的损伤，从而保护了第一掩膜层202的均匀性和完整性，继而减少了衬底200上的边缘区III被暴露和污染的可能性，从而提升了半导体结构形成过程的工艺窗口。

所述第一掩膜层202位于所述衬底200与所述上层掩膜层203之间，从而实现了更好的应力匹配。

在本实施例中，所述第一掩膜层202的材料包括氧化硅。

在本实施例中，所述上层掩膜层203为单层结构。所述上层掩膜层203的材料包括氮化硅。

在本实施例中，形成所述掩膜层201的方法包括：在所述衬底200上形成初始掩膜层(未图示)；在所述初始掩膜层上形成图形化层(未图示)，所述图形化层暴露出所述功能区上的初始掩膜层；以所述图形化层为掩膜，蚀刻所述初始掩膜层，直至暴露出所述功能区表面，从而形成具有掩膜开口204的掩膜层201。

在形成所述掩膜层201后，对所述衬底200进行清洗处理，以去除所述蚀刻工艺中残留的杂质。

由于所述上层掩膜层203的存在，减少了清洗处理过程中清洗液对第一掩膜层202的破坏，从而改善了第一掩膜层202的完整性，从而，避免了后续形成的第一沟道材料层在边缘区III表面生长，减少了衬底200上的边缘区III表面被污染的可能性，从而提升了半导体结构形成过程的工艺窗口，改善了半导体器件的性能。

在其他实施例中，所述上层掩膜层为多层结构，从而使所述掩膜层对所述衬底进行更好的保护。

请参考图6，以所述掩膜层201为掩膜，在所述功能区上形成第一沟道材料层205。

所述第一沟道材料层205为后续形成的所述第一沟道层提供原材料。

在本实施例中，所述第一沟道材料层205填充满所述掩膜开口204，且所述第一沟道材料层205的顶部表面高于所述掩膜层201的顶部表面。

在形成所述第一沟道材料层205的过程中，由于所述掩膜层201的结构完整，因此，所述掩膜层201保护了所述边缘区III表面，避免了第一沟道材料层205在边缘区III表面生长，避免了衬底200上的边缘区III被污染，从而提升了半导体结构形成过程的工艺窗口。

在本实施例中，所述第一沟道材料层205的材料为硅锗。所述第一沟道材料层205的形成方法包括选择性外延生长工艺。

请参考图7，在第一沟道材料层205内形成材料层开口218，所述材料层开口218贯穿所述第一沟道材料层205，所述第一沟道材料层205形成第一沟道层215。

由于所述材料层开口218的存在，所述第一沟道材料层205转变为若干分立的沟道结构，从而形成第一沟道层215，以作为半导体结构的PMOS区。所述材料层开口218的宽度与位置控制了所述沟道结构的宽度和位置。同时，所述材料层开口218为后续形成的第二沟道层提供了空间。

具体的，所述第一沟道层215包括位于所述第一功能区I上的第一子沟道结构216、以及位于所述第二功能区II上的第二子沟道结构217，所述第一子沟道结构216的宽度大于所述第二子沟道结构217的宽度，从而，为半导体器件提供了具有不同尺寸、功能的沟道结构。

在本实施例中，形成所述材料层开口218的方法包括：在所述第一沟道材料层205上形成图形化层(未图示)，所述图形化层暴露出部分所述第一沟道材料层205表面；以所述图形化层为掩膜，蚀刻所述第一沟道材料层205，直至暴露出所述功能区表面，从而形成第一沟道层215。

在本实施例中，蚀刻所述第一沟道材料层205的方法包括干法蚀刻。

在形成所述第一沟道层215后，进行清洗处理，以去除所述蚀刻工艺中残留的杂质。

在蚀刻所述第一沟道材料层205以及清洗处理的过程中，所述上层掩膜层203的存在减少了所述第一掩膜层202受到的损伤，保护了第一掩膜层202的均匀性和完整性，从而减少了衬底200上的边缘区III被暴露和污染的可能性。

请参考图8，去除所述上层掩膜层203，以暴露出所述第一掩膜层202表面。

去除所述上层掩膜层203的作用在于，简化了所述掩膜层的结构，并使所述第一掩膜层202暴露出来，以便于后续在第一掩膜层202表面形成与之材料相同的介质层。继而，能够在后续使用同一工艺条件去除所述第一掩膜层202与位于其上的介质层，以暴露出完整的衬底200表面，从而简化了工艺步骤。

由于所述上层掩膜层203对所述第一掩膜层202进行了保护，因此在去除所述上层掩膜层203后，暴露出的第一掩膜层202仍保持了很好的完整性，从而，所述第一掩膜层202能够继续保护衬底200上的边缘区III不被污染。

具体的，去除所述上层掩膜层203的方法包括湿法蚀刻工艺。

请参考图9，在所述材料层开口218内形成第二沟道材料层206，所述第二沟道材料层206高于所述第一沟道层215顶部表面。

所述第二沟道材料层206为后续形成的第二沟道层216提供原材料，以形成半导体结构的NMOS区。

由于所述第二沟道材料层206高于所述第一沟道层215顶部表面，因此，后续通过平坦化所述第二沟道材料层206，即可形成表面平整度良好的半导体结构，而不需要对第一沟道层215进行平坦化，从而，避免了第一沟道层215的平坦化工艺引入的晶格缺陷，且提升了半导体结构的平坦化效果，改善了半导体结构的表面平整度，从而提升了器件性能。

在本实施例中，所述第二沟道材料层206的材料为硅。所述第二沟道材料层206的形成方法包括：化学气相沉积、炉管工艺或外延生长工艺。

请继续参考图9，形成位于所述第二沟道材料层206上、以及位于第一掩膜层202上的介质层207。

通过引入所述介质层207，可以更好的辅助所述第二沟道材料层206后续的平坦化工艺，从而提升了所述第二沟道材料层206的平坦化效果，以形成表面平整度较好的第二沟道层，并且，所述平坦化过程中引入的缺陷较少，从而改善了器件性能。

在本实施例中，所述介质层207的材料与所述第一掩膜层202的材料相同。具体的，所述介质层207的材料为氧化硅。

由于所述介质层207的材料与所述第一掩膜层202的材料相同，因此，后续可以使用同一工艺条件同时去除所述第一掩膜层202、以及位于其上的介质层207，以暴露出完整的衬底200表面，从而简化了工艺步骤。

在本实施例中，所述介质层207的形成方法包括：化学气相沉积或炉管工艺。

请参考图10，对所述功能区上的介质层207进行初始平坦化，直至暴露出所述第二沟道材料层206表面；接着，平坦化所述第二沟道材料层206，以形成第二沟道层219，所述第二沟道层219高于所述第一沟道层215顶部表面。

由于所述介质层207的材料为氧化硅，所述第二沟道材料层206的材料为硅，而氧化硅以及硅的平坦化工艺较为成熟、工艺可控性高，且平坦化工艺完成后的器件结构表面平整度较好，因此后续通过平坦化所述介质层207和第二沟道材料层206，可以形成较平整的第二沟道层219，从而改善了半导体结构的表面平整度；此外，由于不需要对第一沟道层215的硅锗材料进行平坦化，因此避免了硅锗材料的平坦化工艺引入的晶格缺陷，从而提升了半导体结构形成过程的工艺窗口，改善了器件性能。

在本实施例中，所述初始平坦化的工艺包括化学机械抛光工艺。

在本实施例中，平坦化所述第二沟道材料层206的工艺包括化学机械抛光工艺或干法蚀刻工艺。

在本实施例中，由于所述平坦化完成后，所述第二沟道层219高于所述第一沟道层215顶部表面，因此，所述第二沟道层219作为保护层，减少了所述第一沟道层215受到的污染和损伤，从而，无需在所述第一沟道层215上形成额外的保护层对其进行保护，简化了工艺步骤。

在其他实施例中，所述第二沟道层齐平于所述第一沟道层顶部表面。在形成所述第二沟道层后，形成位于所述第一沟道层以及所述第二沟道层上的外延层，从而对所述第一沟道层进行保护，并衔接后续的其他工艺。

在本实施例中，形成所述第二沟道层219后，去除所述功能区以外的衬底200表面的第一掩膜层202以及介质层207，以暴露出完整的衬底200表面。

由于所述第一掩膜层202的材料与介质层207的材料相同，因此，可以使用同一工艺条件将两者同时去除，从而简化了半导体结构形成的工艺步骤，提升了制备效率。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。