其中具有单元阵列区和外围区的半导体器件

技术领域

本公开涉及半导体器件和制造半导体器件的方法。

背景技术

半导体器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子产业。半导体器件可以被分类为用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的半导体逻辑器件、和既具有半导体存储器件的功能又具有半导体逻辑器件的功能的混合半导体器件。

随着已经需求高速度和/或低功率的电子装置，也已经需求在其中使用的高速度和/或低电压的半导体器件，并且已经要求高度集成的半导体器件以满足这些需求。然而，随着半导体器件的集成密度增大，半导体器件的电特性和制造良率可能降低。因此，已经追求用于改善半导体器件的电特性和制造良率的技术。

发明内容

发明构思的实施方式可以提供具有改善的电特性和可靠性的半导体器件和制造半导体器件的方法。

根据一些实施方式，提供一种半导体器件，该半导体器件包括基板，该基板在其中具有彼此间隔开的第一有源图案和第二有源图案。第一栅极图案提供在第一有源图案上，沟道半导体层提供在第一有源图案和第一栅极图案之间。第二栅极图案提供在第二有源图案上。第一栅极图案可以包括在沟道半导体层上的第一绝缘图案，第二栅极图案可以包括在第二有源图案上的第二绝缘图案。第二绝缘图案的厚度可以大于第一绝缘图案的厚度，第一有源图案的顶表面可以位于比第二有源图案的顶表面高的水平。

根据另一些实施方式，提供一种半导体器件，该半导体器件包括在其中具有彼此间隔开的第一至第四有源图案的基板。第一至第四栅极图案分别提供在第一至第四有源图案上。提供沟道半导体层，其在第三有源图案和第三栅极图案之间延伸。第一栅极图案可以包括依次堆叠在第一有源图案上的第一绝缘图案、第一高k电介质图案和第一导电图案。第二栅极图案可以包括依次堆叠在第二有源图案上的第二绝缘图案、第二高k电介质图案和第二导电图案。第三栅极图案可以包括依次堆叠在沟道半导体层上的第三绝缘图案、第三高k电介质图案和第三导电图案。第四栅极图案可以包括依次堆叠在第四有源图案上的第四绝缘图案、第四高k电介质图案和第四导电图案。第二绝缘图案和第四绝缘图案中的每个的厚度可以大于第一绝缘图案和第三绝缘图案中的每个的厚度，第三有源图案的顶表面可以位于比第二有源图案和第四有源图案中的每个的顶表面高的水平。

根据另一实施方式，一种半导体器件可以包括基板，该基板具有在单元阵列区上的单元有源图案以及在单元阵列区附近在外围区上彼此间隔开的第一外围有源图案和第二外围有源图案。字线提供在基板上，其与单元有源图案交叉。位线提供在基板上，其与字线交叉。提供位线接触，其在每个单元有源图案的中心部分上延伸，并且连接到每条位线。存储节点接触提供在每个单元有源图案的两个端部的每个上，落着焊盘提供在存储节点接触上。数据存储元件提供在落着焊盘上。第一外围栅极图案提供在第一外围有源图案上。沟道半导体层提供在第一外围有源图案和第一外围栅极图案之间，第二外围栅极图案提供在第二外围有源图案上。第一外围栅极图案可以包括在沟道半导体层上的第一外围绝缘图案，第二外围栅极图案可以包括在第二外围有源图案上的第二外围绝缘图案。第二外围绝缘图案的厚度可以大于第一外围绝缘图案的厚度，第一外围有源图案的顶表面和单元有源图案的顶表面可以位于比第二外围有源图案的顶表面高的水平。

根据另一些实施方式，提供一种半导体器件，其包括在其中具有彼此间隔开的第一有源图案和第二有源图案的基板。第一有源图案具有相对于第二有源图案的顶表面升高的顶表面。沟道半导体层提供在第一有源图案的顶表面上，包括第一绝缘图案的第一栅极图案提供在沟道半导体层上。包括第二绝缘图案(具有比第一绝缘图案的厚度大的厚度)的第二栅极图案提供在第二有源图案的顶表面上。根据这些实施方式中的一些，当在垂直于第二有源图案的顶表面的方向上测量时，第二绝缘图案的第一部分在比第一有源图案的顶表面低的水平延伸，第二绝缘图案的第二部分在比第一有源图案的顶表面高的水平延伸。

附图说明

图1是示出根据发明构思的一些实施方式的半导体器件的平面图。

图2是沿着图1的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的半导体器件。

图3至图11是沿着图1的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的制造半导体器件的方法。

图12是沿着图1的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的半导体器件。

图13至图15是沿着图1的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的制造半导体器件的方法。

图16和图17是沿着图1的线R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的半导体器件。

具体实施方式

现在将参照附图更全面地描述发明构思的示例实施方式。

图1是示出根据发明构思的一些实施方式的半导体器件的平面图。图2是沿着图1的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的半导体器件。

参照图1和图2，可以提供包括“存储”单元阵列区CA、第一外围区PA1、第二外围区PA2、第三外围区PB1和第四外围区PB2的基板10。基板10可以是半导体基板。例如，基板10可以是硅(Si)基板、锗(Ge)基板或硅锗(Si-Ge)基板。在某些实施方式中，基板10可以是绝缘体上硅(SOI)基板。基板10的顶表面可以平行于第一方向D1和第二方向D2，并可以垂直于第三方向D3。例如，第一至第三方向D1、D2和D3可以是彼此正交的方向。

第一至第四外围区PA1、PA2、PB1和PB2可以提供在单元阵列区CA的附近。在图1中，第一至第四外围区PA1、PA2、PB1和PB2从单元阵列区CA沿第一方向D1远离单元阵列区CA排布，但是发明构思的实施方式不限于此。第一至第四外围区PA1、PA2、PB1和PB2可以是其上提供用于驱动单元阵列区CA的字线WL和位线BL的外围电路晶体管的区域。例如，NMOS低电压晶体管可以提供在第一外围区PA1上，NMOS高电压晶体管可以提供在第二外围区PA2上。例如，PMOS低电压晶体管可以提供在第三外围区PB1上，PMOS高电压晶体管可以提供在第四外围区PB2上。

单元阵列区CA可以是其上提供字线WL、位线BL和与其连接的单元晶体管的区域。在单元阵列区CA上的结构可以是动态随机存取存储(DRAM)器件的单元阵列，但是发明构思的实施方式不限于此。

单元有源图案ACTC可以提供在基板10的单元阵列区CA上。每个单元有源图案ACTC可以具有被隔离的形状。单元有源图案ACTC可以在第一方向D1和第二方向D2上彼此间隔开。每个单元有源图案ACTC可以具有在第四方向D4上延伸的条形，该第四方向D4平行于基板10的顶表面并与第一方向D1和第二方向D2交叉。单元有源图案ACTC中的一个的端部可以与和所述一个单元有源图案ACTC相邻的另一单元有源图案ACTC的中心部分相邻地设置。

单元器件隔离层102可以提供在单元有源图案ACTC之间。单元器件隔离层102可以提供在基板10中以限定单元有源图案ACTC。例如，单元器件隔离层102可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。

字线WL可以提供在基板10中以与单元有源图案ACTC和单元器件隔离层102交叉。字线WL可以提供在形成于单元有源图案ACTC和单元器件隔离层102中的凹槽中。换句话说，字线WL可以被掩埋在基板10中。字线WL可以在第一方向D1上延伸，并可以在第二方向D2上彼此间隔开。

第一掺杂剂区域1a和第二掺杂剂区域1b可以提供在单元有源图案ACTC中。第一掺杂剂区域1a可以提供在每个单元有源图案ACTC的在一对字线WL之间的中心部分中，第二掺杂剂区域1b可以分别提供在每个单元有源图案ACTC的两个端部中。第一掺杂剂区域1a可以位于第二掺杂剂区域1b之间。第一掺杂剂区域1a可以具有与第二掺杂剂区域1b相同的导电类型(例如n型)。例如，第一掺杂剂区域1a可以对应于单元晶体管的公共漏极区，每个第二掺杂剂区域1b可以对应于单元晶体管的源极区。

缓冲层110可以提供在基板10上。缓冲层110可以包括依次堆叠的第一缓冲绝缘层104和第二缓冲绝缘层106。第二缓冲绝缘层106可以包括相对于第一缓冲绝缘层104具有蚀刻选择性的材料。例如，第一缓冲绝缘层104可以包括硅氧化物，第二缓冲绝缘层106可以包括硅氮化物。

位线BL可以提供在缓冲层110上。位线BL可以与字线WL交叉。位线BL可以在第二方向D2上延伸并可以在第一方向D1上彼此间隔开。每条位线BL可以包括依次堆叠的下位线导电图案130t和上位线导电图案138t。例如，下位线导电图案130t可以包括掺有掺杂剂的多晶硅。例如，上位线导电图案138t可以包括金属，诸如铝、钨或铜。在一些实施方式中，每条位线BL可以进一步包括在下位线导电图案130t和上位线导电图案138t之间的位线阻挡图案。例如，位线阻挡图案可以包括金属氮化物，诸如钛氮化物、钨氮化物或钽氮化物。

位线盖图案150可以提供在每条位线BL的上位线导电图案138t上。位线盖图案150可以包括依次堆叠的第一盖图案140t和第二盖图案148t。例如，第一盖图案140t和第二盖图案148t可以包括硅氮化物。

位线间隔物154可以被提供来覆盖每条位线BL的两个侧表面和位线盖图案150的两个侧表面。位线间隔物154可以沿着每条位线BL的两个侧表面在第二方向D2上延伸。例如，位线间隔物154可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。在一些实施方式中，每个位线间隔物154可以具有包括硅氧化物、硅氮化物和硅氮氧化物中的两种或更多种的多层结构。在某些实施方式中，每个位线间隔物154可以在其中包括气隙。位线间隔物154在第一方向D1上的宽度可以随着在第三方向D3上的高度增加而减小。每个位线间隔物154的外侧表面(即与位线BL相反的侧表面)可以与缓冲层110的侧表面对准。换句话说，缓冲层110可以设置在每条位线BL和单元器件隔离层102之间以及每个位线间隔物154和每个单元有源图案ACTC之间。每条位线BL可以通过位线接触DC电连接到第一掺杂剂区域1a。例如，位线接触DC可以包括掺有掺杂剂的多晶硅。

第一掺杂剂区域1a的上部和与其相邻的单元器件隔离层102的上部可以限定凹陷区域134。凹陷区域134的底表面可以位于比每个单元有源图案ACTC的顶表面ACTCt低的水平。位线接触DC可以提供在凹陷区域134中。

填充绝缘图案152可以被提供来填充在位线接触DC的下部侧表面和凹陷区域134的内侧表面之间的空间。例如，填充绝缘图案152可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。在一些实施方式中，填充绝缘图案152可以具有包括硅氧化物、硅氮化物和硅氮氧化物中的两种或更多种的多层结构。

存储节点接触BC可以提供于在第一方向D1上彼此相邻的一对位线BL之间。存储节点接触BC可以穿透缓冲层110并可以与每个第二掺杂剂区域1b接触。例如，存储节点接触BC可以包括掺有掺杂剂的多晶硅。存储节点接触BC可以提供多个，并且存储节点接触BC可以在第一方向D1和第二方向D2上彼此间隔开。当在图1的平面图中观看时，存储节点接触BC可以具有彼此间隔开的岛状。存储节点欧姆层158可以提供在存储节点接触BC上。例如，存储节点欧姆层158可以包括金属硅化物(例如钴硅化物)。

落着焊盘LP可以提供在位线盖图案150、位线间隔物154和存储节点欧姆层158上。落着焊盘LP可以包括共形地覆盖位线盖图案150的顶表面、位线间隔物154的顶表面和存储节点欧姆层158的顶表面的落着焊盘阻挡图案161以及在落着焊盘阻挡图案161上的落着焊盘导电图案162。例如，落着焊盘阻挡图案161可以包括金属氮化物，诸如钛氮化物、钨氮化物或钽氮化物。例如，落着焊盘导电图案162可以包括金属，诸如铝、钨或铜。

落着焊盘LP的上部可以具有比存储节点接触BC的宽度大的宽度。落着焊盘LP的中心可以在第一方向D1上从存储节点接触BC的中心偏移。落着焊盘LP可以在第三方向D3上与每条位线BL的一部分重叠。

落着焊盘LP可以提供多个，落着焊盘LP可以通过落着焊盘分隔图案164彼此分隔开。换句话说，落着焊盘分隔图案164可以限定落着焊盘LP。落着焊盘分隔图案164可以穿透每个位线间隔物154的一部分。落着焊盘分隔图案164的顶表面可以与落着焊盘LP的顶表面基本上共面。例如，落着焊盘分隔图案164可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。在一些实施方式中，落着焊盘分隔图案164可以具有包括硅氧化物、硅氮化物和硅氮氧化物中的两种或更多种的多层结构。

多个落着焊盘LP可以在第一方向D1和第二方向D2上彼此间隔开。当在图1的平面图中观看时，落着焊盘LP可以具有彼此间隔开的岛状。在一些实施方式中，与落着焊盘LP中的一个相邻的六个落着焊盘LP可以以六边形形式排布。换句话说，落着焊盘LP可以排布成蜂窝形式。

数据存储元件170可以提供在落着焊盘LP上。作为一些示例，数据存储元件170可以包括电容器，该电容器包括下电极、电介质层和上电极。在这种情况下，根据发明构思的半导体器件可以是动态随机存取存储(DRAM)器件。作为另一些示例，数据存储元件170可以包括磁隧道结图案。在这种情况下，根据发明构思的半导体器件可以是磁随机存取存储器(MRAM)装置。作为又一些示例，数据存储元件170可以包括相变材料或可变电阻材料。在这种情况下，根据发明构思的半导体器件可以是相变随机存取存储(PRAM)器件或电阻式随机存取存储器(ReRAM)器件。然而，发明构思的实施方式不限于此，数据存储元件170可以包括能够存储数据的其它各种结构和/或材料中的至少一种。

由外围器件隔离层限定的第一外围有源图案ACT1可以提供在基板10的第一外围区PA1上。第一外围栅极图案GP1可以提供在第一外围有源图案ACT1上。第一外围栅极图案GP1可以包括依次堆叠在第一外围有源图案ACT1上的第一外围绝缘图案120a、第一外围高k电介质图案122a、第一外围下导电图案130a、第一外围上导电图案138a和第一外围盖图案140a。在一些另外的实施方式中，第一外围栅极图案GP1可以进一步包括n型含金属图案和p型含金属图案(未示出)，它们提供在第一外围高k电介质图案122a和第一外围下导电图案130a之间。

由外围器件隔离层界定的第二外围有源图案ACT2可以提供在基板10的第二外围区PA2上。第二外围有源图案ACT2可以与第一外围有源图案ACT1间隔开。第二外围栅极图案GP2可以提供在第二外围有源图案ACT2上。第二外围栅极图案GP2可以包括依次堆叠在第二外围有源图案ACT2上的第二外围绝缘图案118b、第二外围高k电介质图案122b、第二外围下导电图案130b、第二外围上导电图案138b和第二外围盖图案140b。在一些另外的实施方式中，第二外围栅极图案GP2可以进一步包括n型含金属图案和p型含金属图案(未示出)，它们提供在第二外围高k电介质图案122b和第二外围下导电图案130b之间。

如图1所示，定义为第一外围栅极图案GP1在第一方向D1上的宽度(即在第一外围栅极图案GP1的两个侧表面之间的距离)的第一栅极长度GL1可以小于定义为第二外围栅极图案GP2在第一方向D1上的宽度(即在第二外围栅极图案GP2的两个侧表面之间的距离)的第二栅极长度GL2。第一外围栅极图案GP1的第一外围绝缘图案120a在第三方向D3上的厚度可以小于第二外围栅极图案GP2的第二外围绝缘图案118b在第三方向D3上的厚度。在下文，术语“厚度”可以表示在第三方向D3上的厚度。第二外围绝缘图案118b的厚度可以在从第一外围绝缘图案120a的厚度的约2倍至约10倍的范围内。

第一源极/漏极区144a可以分别提供在第一外围栅极图案GP1的两侧在第一外围有源图案ACT1中。第二源极/漏极区144b可以分别提供在第二外围栅极图案GP2的两侧在第二外围有源图案ACT2中。例如，第一源极/漏极区144a和第二源极/漏极区144b可以是具有第一导电类型(例如n型)的掺杂剂区。此外，在一些另外的实施方式中，第一源极/漏极区144a的掺杂剂浓度可以不同于第二源极/漏极区144b的掺杂剂浓度。

由外围器件隔离层限定的第三外围有源图案ACT3可以提供在基板10的第三外围区PB1上。第三外围有源图案ACT3可以与第一外围有源图案ACT1和第二外围有源图案ACT2间隔开。沟道半导体层CSL可以提供在第三外围有源图案ACT3上。在一些实施方式中，沟道半导体层CSL的晶格常数可以大于基板10的晶格常数。例如，沟道半导体层CSL可以包括硅锗。

第三外围栅极图案GP3可以提供在沟道半导体层CSL上。如所示的，第三外围栅极图案GP3可以包括依次堆叠在沟道半导体层CSL上的第三外围绝缘图案120c、第三外围高k电介质图案122c、第三外围下导电图案130c、第三外围上导电图案138c和第三外围盖图案140c。在一些实施方式中，第三外围栅极图案GP3可以进一步包括在第三外围高k电介质图案122c和第三外围下导电图案130c之间的p型含金属图案(未示出)。

由外围器件隔离层限定的第四外围有源图案ACT4可以提供在基板10的第四外围区PB2上。第四外围有源图案ACT4可以与第一至第三外围有源图案ACT1、ACT2和ACT3间隔开。第四外围栅极图案GP4可以提供在第四外围有源图案ACT4上。第四外围栅极图案GP4可以包括依次堆叠在第四外围有源图案ACT4上的第四外围绝缘图案118d、第四外围高k电介质图案122d、第四外围下导电图案130d、第四外围上导电图案138d和第四外围盖图案140d。在一些另外的实施方式中，第四外围栅极图案GP4可以进一步包括在第四外围高k电介质图案122d和第四外围下导电图案130d之间的p型含金属图案(未示出)。

第三外围栅极图案GP3在第一方向D1上的宽度可以小于第四外围栅极图案GP4在第一方向D1上的宽度。第三外围栅极图案GP3的第三外围绝缘图案120c的厚度可以小于第四外围栅极图案GP4的第四外围绝缘图案118d的厚度。第三外围绝缘图案120c的厚度可以基本上等于第一外围栅极图案GP1的第一外围绝缘图案120a的厚度。此外，第四外围绝缘图案118d的厚度可以基本上等于第二外围栅极图案GP2的第二外围绝缘图案118b的厚度。第四外围绝缘图案118d的厚度可以在从第三外围绝缘图案120c的厚度的约2倍至10倍的范围内。

第三源极/漏极区144c可以分别提供在第三外围栅极图案GP3的两侧在沟道半导体层CSL和第三外围有源图案ACT3中。第四源极/漏极区144d可以分别提供在第四外围栅极图案GP4的两侧在第四外围有源图案ACT4中。例如，第三源极/漏极区144c和第四源极/漏极区144d可以是具有与第一源极/漏极区144a和第二源极/漏极区144b的第一导电类型不同的第二导电类型(例如p型)的掺杂剂区。在一些其它的实施方式中，第三源极/漏极区144c的掺杂剂浓度可以不同于第四源极/漏极区144d的掺杂剂浓度。

第一至第四外围高k电介质图案122a、122b、122c和122d可以包括具有比硅氧化物的介电常数高的介电常数的材料。例如，第一至第四外围高k电介质图案122a、122b、122c和122d可以包括铪氧化物(HfO)、铪硅酸盐(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅酸盐(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SiTiO)、钇氧化物(YO)、铝氧化物(AlO)和铅钪钽氧化物(PbScTaO)中的至少一种金属氧化物。

例如，第一至第四外围下导电图案130a、130b、130c和130d可以包括掺有掺杂剂的多晶硅。第一外围下导电图案130a和第二外围下导电图案130b可以具有第一导电类型(例如n型)，第三外围下导电图案130c和第四外围下导电图案130d可以具有第二导电类型(例如p型)。第一至第四外围下导电图案130a、130b、130c和130d可以与在单元阵列区CA上的下位线导电图案130t同时形成，并可以具有与下位线导电图案130t基本上相同的厚度。

例如，第一至第四外围上导电图案138a、138b、138c和138d可以包括金属，诸如铝、钨或铜。第一至第四外围上导电图案138a、138b、138c和138d可以与在单元阵列区CA上的上位线导电图案138t同时形成，并可以具有与上位线导电图案138t基本上相同的厚度。

例如，第一至第四外围盖图案140a、140b、140c和140d可以包括硅氮化物。第一至第四外围盖图案140a、140b、140c和140d可以与在单元阵列区CA上的位线盖图案150的第一盖图案140t同时形成，并可以具有与第一盖图案140t基本上相同的厚度。

可以提供外围/侧壁间隔物142以覆盖第一至第四外围栅极图案GP1、GP2、GP3和GP4的侧表面。可以提供外围层间绝缘层146以覆盖外围间隔物142和第一至第四外围栅极图案GP1、GP2、GP3和GP4。在第三外围区PB1上，外围层间绝缘层146可以覆盖沟道半导体层CSL的顶表面。例如，外围层间绝缘层146的顶表面可以与第三外围栅极图案GP3的顶表面(即第三外围盖图案140c的顶表面)基本上共面。

第二盖层148可以提供在外围层间绝缘层146上。第二盖层148可以包括与外围层间绝缘层146的材料不同的材料。例如，外围层间绝缘层146可以包括硅氧化物，第二盖层148可以包括硅氮化物。有利地，第二盖层148可以与在单元阵列区CA上的位线盖图案150的第二盖图案148t同时形成，并可以具有与第二盖图案148t基本上相同的厚度。

第一、第二和第四外围区PA1、PA2和PB2的第一、第二和第四外围有源图案ACT1、ACT2和ACT4的顶表面ACT1t、ACT2t和ACT4t可以位于比单元阵列区CA的单元有源图案ACTC的顶表面ACTCt和第三外围区PB1的第三外围有源图案ACT3的顶表面ACT3t(即沟道半导体层CSL的底表面)低的水平。换句话说，基板10的顶表面可以在单元阵列区CA和第一外围区PA1之间的边界、在第二外围区PA2和第三外围区PB1之间的边界以及在第三外围区PB1和第四外围区PB2之间的边界处具有台阶高度差。第一外围有源图案ACT1的顶表面ACT1t可以位于与第二外围有源图案ACT2的顶表面ACT2t和第四外围有源图案ACT4的顶表面ACT4t基本上相同的水平。第三外围有源图案ACT3的顶表面ACT3t可以位于与单元有源图案ACTC的顶表面ACTCt基本上相同的水平。

第二外围绝缘图案118b和第四外围绝缘图案118d中的每个可以包括位于比第三外围有源图案ACT3的顶表面ACT3t低的水平处的第一部分P1以及位于比第三外围有源图案ACT3的顶表面ACT3t高的水平处的第二部分P2。第一部分P1可以在水平方向(即第一方向D1或第二方向D2)上与第三外围有源图案ACT3重叠，第二部分P2可以在水平方向上与沟道半导体层CSL的至少一部分重叠。例如，第一部分P1的第一厚度T1可以在从第二部分P2的第二厚度T2的约0.5倍至约2倍的范围内。例如，第一厚度T1与第二外围绝缘图案118b和第四外围绝缘图案118d中的每个的总厚度的比率可以在从约30％至约70％的范围内。

图3至图11是沿着图1的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图，示出根据发明构思的一些实施方式的制造半导体器件的方法。在下文，将参照图3至图11详细描述制造由图1和图2示出的半导体器件的方法。

参照图1和图3，可以在包括单元阵列区CA、第一外围区PA1、第二外围区PA2、第三外围区PB1和第四外围区PB2的基板10中形成单元器件隔离层102和外围器件隔离层。可以由单元器件隔离层102限定单元有源图案ACTC，并且可以由外围器件隔离层限定第一至第四外围有源图案ACT1、ACT2、ACT3和ACT4。字线WL可以形成为掩埋在单元阵列区CA的基板10中。可以使用离子注入工艺在单元有源图案ACTC中形成第一掺杂剂区域1a和第二掺杂剂区域1b。在离子注入工艺期间，第一至第四外围区PA1、PA2、PB1和PB2的第一至第四外围有源图案ACT1、ACT2、ACT3和ACT4可以被掩模覆盖。

参照图4，可以在单元阵列区CA上形成包括第一缓冲绝缘层104和第二缓冲绝缘层106的缓冲层110。缓冲层110的形成可以包括在基板10的整个表面上依次沉积彼此不同的绝缘材料以及图案化该绝缘材料以暴露第一至第四外围有源图案ACT1、ACT2、ACT3和ACT4。

可以在缓冲层110以及第一外围有源图案ACT1、第二外围有源图案ACT2和第四外围有源图案ACT4上形成第一牺牲绝缘层114。例如，第一牺牲绝缘层114可以由原硅酸四乙酯(TEOS)形成。第一牺牲绝缘层114的形成可以包括在基板10的整个表面上沉积绝缘材料以及图案化该绝缘材料以暴露第三外围有源图案ACT3。

可以在第三外围有源图案ACT3上形成沟道半导体层CSL。沟道半导体层CSL可以通过使用第三外围有源图案ACT3的顶表面作为籽晶的选择性外延生长(SEG)工艺来形成。例如，沟道半导体层CSL可以由硅锗形成。

参照图5，可以在基板10的整个表面上形成第二牺牲绝缘层116。例如，第二牺牲绝缘层116可以使用例如原子层沉积(ALD)工艺由硅氧化物形成。

参照图5和图6，可以形成覆盖第三外围区PB1的第一掩模图案MP1。第一掩模图案MP1可以选择性地形成在第三外围区PB1的第二牺牲绝缘层116上。第一掩模图案MP1可以具有暴露单元阵列区CA以及第一外围区PA1、第二外围区PA2和第四外围区PB2的第一开口OP1。可以去除由第一开口OP1暴露的在单元阵列区CA以及第一外围区PA1、第二外围区PA2和第四外围区PB2上的第一牺牲绝缘层114和第二牺牲绝缘层116，并且第二牺牲绝缘层116的在沟道半导体层CSL和第一掩模图案MP1之间的部分可以保留。

参照图7，可以通过热氧化工艺在第一外围有源图案ACT1、第二外围有源图案ACT2和第四外围有源图案ACT4上形成高电压外围绝缘层118。此时，在单元阵列区CA上的缓冲层110可以被额外的掩模覆盖。

高电压外围绝缘层118可以包括对应于第一外围有源图案ACT1、第二外围有源图案ACT2和第四外围有源图案ACT4中的每个的氧化部分的第一部分P1以及形成在第一部分P1上的第二部分P2。高电压外围绝缘层118的第一部分P1可以位于比第三外围有源图案ACT3的顶表面ACT3t低的水平，高电压外围绝缘层118的第二部分P2可以位于比第三外围有源图案ACT3的顶表面ACT3t高的水平。高电压外围绝缘层118可以由硅氧化物形成。之后，可以去除第一掩模图案MP1。

参照图7和图8，可以形成第二掩模图案MP2以覆盖单元阵列区CA以及第二外围区PA2和第四外围区PB2。第二掩模图案MP2可以具有暴露第一外围区PA1和第三外围区PB1的第二开口OP2。可以去除在由第二开口OP2暴露的第一外围区PA1上的高电压外围绝缘层118和在由第二开口OP2暴露的第三外围区PB1上的第二牺牲绝缘层116，并且高电压外围绝缘层118的在第二外围区PA2和第四外围区PB2上的部分可以保留。可以在由第二开口OP2暴露的第一外围区PA1和第三外围区PB1上形成低电压外围绝缘层120。低电压外围绝缘层120可以形成为具有比高电压外围绝缘层118的厚度小的厚度。低电压外围绝缘层120可以由硅氧化物形成。此后，可以去除第二掩模图案MP2。

参照图9，可以在第一至第四外围区PA1、PA2、PB1和PB2上形成高k电介质层122。此时，在单元阵列区CA上的缓冲层110可以被额外的掩模覆盖。此后，可以在基板10的整个表面上形成第一导电层130。例如，第一导电层130可以由多晶硅形成。

参照图10，可以在基板10的整个表面上形成第三掩模图案MP3。第三掩模图案MP3可以具有暴露单元阵列区CA的一部分的第三开口OP3。可以去除基板10的被第三开口OP3暴露的部分和单元器件隔离层102的被第三开口OP3暴露的部分以暴露每个单元有源图案ACTC的第一掺杂剂区域1a。可以通过去除基板10的所述部分和单元器件隔离层102的所述部分来限定凹陷区域134。此后，可以去除第三掩模图案MP3。

参照图11，可以在凹陷区域134中形成多晶硅图案135。多晶硅图案135的顶表面可以与第一导电层130的顶表面基本上共面。

可以在第一导电层130和多晶硅图案135上形成第二导电层138。例如，第二导电层138可以由金属(诸如铝、钨或铜)形成。可以在第二导电层138上形成第一盖层140。例如，第一盖层140可以由硅氮化物形成。

再次参照图1、图2和图11，可以通过图案化单元阵列区CA上的第一导电层130和第二导电层138、多晶硅图案135和第一盖层140来形成位线接触DC、位线BL和在位线BL上的第一盖图案140t。

可以形成填充凹陷区域134的剩余部分的填充绝缘图案152。可以在第一盖图案140t上形成第二盖图案148t。第二盖图案148t的形成可以包括在基板10的整个表面上形成第二盖层148以及图案化在单元阵列区CA上的第二盖层148。位线间隔物154可以形成为覆盖位线BL的两个侧表面和位线盖图案150的两个侧表面。位线间隔物154的形成可以包括在单元阵列区CA上共形地沉积位线间隔物层以及对位线间隔物层执行各向异性蚀刻工艺。可以在第一方向D1上彼此相邻的一对位线BL之间形成存储节点接触BC。可以在存储节点接触BC上形成落着焊盘LP。可以形成限定落着焊盘LP的落着焊盘分隔图案164。可以在落着焊盘LP上形成数据存储元件170。

可以通过图案化在第一至第四外围区PA1、PA2、PB1和PB2上的高电压外围绝缘层118、低电压外围绝缘层120、高k电介质层122、第一导电层130和第二导电层138、第一盖层140而形成第一至第四外围栅极图案GP1、GP2、GP3和GP4。

可以在第一至第四外围栅极图案GP1、GP2、GP3和GP4的两侧在第一至第四外围有源图案ACT1、ACT2、ACT3和ACT4中形成第一至第四源极/漏极区144a、144b、144c和144d。可以形成外围间隔物142以覆盖第一至第四外围栅极图案GP1、GP2、GP3和GP4的侧表面。外围间隔物142的形成可以包括在第一至第四外围区PA1、PA2、PB1和PB2上共形地沉积外围间隔物层以及对外围间隔物层执行各向异性蚀刻工艺。可以形成外围层间绝缘层146以覆盖外围间隔物142和第一至第四外围栅极图案GP1、GP2、GP3和GP4。可以在外围层间绝缘层146上形成第二盖层148。例如，外围层间绝缘层146可以由硅氧化物形成，第二盖层148可以由硅氮化物形成。

图12是沿着图1的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的半导体器件。在下文，为了说明的容易和方便，将省略对与图1和图2的实施方式中基本上相同的特征的描述，将主要详细描述本实施方式与图1和图2的实施方式之间的差异。

参照图1和图12，第二和第四外围区PA2和PB2的第二和第四外围有源图案ACT2和ACT4的顶表面ACT2t和ACT4t可以位于比单元阵列区CA的单元有源图案ACTC的顶表面ACTCt以及第一和第三外围区PA1和PB1的第一和第三外围有源图案ACT1和ACT3的顶表面ACT1t和ACT3t低的水平。换句话说，基板10的顶表面可以在第一外围区PA1和第二外围区PA2之间的边界、第二外围区PA2和第三外围区PB1之间的边界以及第三外围区PB1和第四外围区PB2之间的边界处具有台阶差。第一外围有源图案ACT1的顶表面ACT1t可以位于与单元有源图案ACTC的顶表面ACTCt和第三外围有源图案ACT3的顶表面ACT3t基本上相同的水平。第二外围有源图案ACT2的顶表面ACT2t可以位于与第四外围有源图案ACT4的顶表面ACT4t基本上相同的水平。

图13至图15是沿着图1的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的制造半导体器件的方法。在下文，将参照图13至图15详细描述制造参照图1和图12描述的半导体器件的方法。

参照图13，可以在单元阵列区CA上形成包括第一缓冲绝缘层104和第二缓冲绝缘层106的缓冲层110。此后，可以在基板10的整个表面上形成第一牺牲绝缘层114。

参照图13和图14，可以形成第四掩模图案MP4以覆盖单元阵列区CA以及第一外围区PA1和第三外围区PB1。第四掩模图案MP4可以具有暴露第二外围区PA2和第四外围区PB2的第四开口OP4。可以去除在由第四开口OP4暴露的第二外围区PA2和第四外围区PB2上的第一牺牲绝缘层114。可以对通过去除第一牺牲绝缘层114而暴露的第二外围有源图案ACT2和第四外围有源图案ACT4执行热氧化工艺。可以通过热氧化工艺在第二外围有源图案ACT2和第四外围有源图案ACT4上形成高电压外围绝缘层118。高电压外围绝缘层118可以包括对应于第二外围有源图案ACT2和第四外围有源图案ACT4中的每个的氧化部分的第一部分P1以及形成在第一部分P1上的第二部分P2。此后，可以去除第四掩模图案MP4。

参照图14和图15，可以形成第五掩模图案MP5以覆盖单元阵列区CA以及第一外围区PA1、第二外围区PA2和第四外围区PB2。第五掩模图案MP5可以具有暴露第三外围区PB1的第五开口OP5。可以去除在由第五开口OP5暴露的第三外围区PB1上的第一牺牲绝缘层114。可以在通过去除第一牺牲绝缘层114而暴露的第三外围有源图案ACT3上形成沟道半导体层CSL。此后，可以去除在单元阵列区CA和第一外围区PA1上的第五掩模图案MP5和第一牺牲绝缘层114，并且可以在第一外围区PA1和第三外围区PB1上形成低电压外围绝缘层120。后续的制造方法可以与参照图1和图2描述的基本上相同。

图16是沿着图1的线R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的半导体器件。在下文，为了说明的容易和方便，将省略对与图1和图2的实施方式中基本上相同的特征的描述，将主要详细描述本实施方式与图1和图2的实施方式之间的差异。

参照图16，第三外围有源图案ACT3和第四外围有源图案ACT4中的每个可以包括与其上部对应的有源鳍AF。在下文，将描述第三外围有源图案ACT3和第四外围有源图案ACT4作为示例，对第三外围有源图案ACT3的描述可以基本上等同地应用于第一外围有源图案ACT1，对第四外围有源图案ACT4的描述可以基本上等同地应用于第二外围有源图案ACT2。有源鳍AF可以是第三外围有源图案ACT3和第四外围有源图案ACT4中的每个的垂直突出部分。可以分别在有源鳍AF的两侧提供一对源极/漏极图案SD。每个源极/漏极图案SD可以通过使用有源鳍AF的侧表面作为籽晶的选择性外延生长(SEG)工艺来形成。

可以在第三外围区PB1的第三外围有源图案ACT3的有源鳍AF上依次提供沟道半导体层CSL和第三外围绝缘图案120c。可以在第四外围区PB2的第四外围有源图案ACT4的有源鳍AF上提供第四外围绝缘图案118d。第四外围有源图案ACT4的最上表面ACT4t(即第四外围有源图案ACT4的有源鳍AF的顶表面)可以位于比第三外围有源图案ACT3的最上表面ACT3t(即第三外围有源图案ACT3的有源鳍AF的顶表面)低的水平。

图17是沿着图1的线R4-R4'和R5-R5'截取的剖视图，其示出根据发明构思的一些实施方式的半导体器件。在下文，为了说明的容易和方便，将省略对与图1、图2和图16的实施方式中基本上相同的特征的描述，将主要详细描述本实施方式与图1、图2和图16的实施方式之间的差异。

参照图17，第三外围有源图案ACT3和第四外围有源图案ACT4中的每个可以包括与其上部对应的沟道层CH。沟道层CH可以与第三外围有源图案ACT3和第四外围有源图案ACT4中的每个的下部垂直地间隔开。

第三外围导电图案130c的一部分可以提供在第三外围有源图案ACT3的下部和上部(即沟道层CH)之间以形成掩埋部分。第三外围高k电介质图案122c和第三外围绝缘图案120c可以围绕第三外围导电图案130c的该掩埋部分。可以提供沟道半导体层CSL以覆盖第三外围有源图案ACT3的下部的顶表面以及第三外围有源图案ACT3的沟道层CH的顶表面和底表面。

第四外围导电图案130d的一部分可以提供在第四外围有源图案ACT4的下部和上部(即沟道层CH)之间以形成掩埋部分。第四外围高k电介质图案122d和第四外围绝缘图案118d可以围绕第四外围导电图案130d的该掩埋部分。在一些实施方式中，第四外围绝缘图案118d的厚度可以大于第三外围绝缘图案120c的厚度。第四外围有源图案ACT4的最上表面ACT4t(即第四外围有源图案ACT4的沟道层CH的顶表面)也可以位于比第三外围有源图案ACT3的最上表面ACT3t(即第三外围有源图案ACT3的沟道层CH的顶表面)低的水平。

根据发明构思，具有不同特性的外围电路晶体管可以通过选择性地执行热氧化工艺形成以最小化或防止施加到包括硅锗的沟道半导体层的热效应，因此可以提高半导体器件的电特性和可靠性。

尽管已经具体示出和描述了发明构思的示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

本专利申请要求2022年1月28日提交的韩国专利申请第10-2022-0013050号的优先权，该韩国专利申请的全部内容通过引用结合于此。