一种半导体器件及集成电路

技术领域

本申请涉及到半导体技术领域，尤其涉及到一种半导体器件及集成电路。

背景技术

SiC材料相对Si材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC制作的金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)相比Si制作的绝缘栅双极型晶体管((Insulated GateBipolar Transistor，IGBT)具有高击穿电压、低导通压降等特性。且单极导电特性使得SiCMOSFET相比Si IGBT具有更快的开关速度、更低的导通损耗和更低的开关损耗，因此，SiCMOSFET已经在部分领域取代Si IGBT。但随着电压等级的升高，SiC MOSFET的漂移区电阻不断增大，导致器件导通电阻显著上升。

为了降低SiC MOSFET的导通电阻，可以采用超结(Super junction，SJ)漂移区技术，即在SiC MOSFET漂移区内制作交替排列的N型柱区和P型柱区，从而利用电荷耦合原理突破器件导通电阻与击穿电压之间的理论极限，进而进一步降低SiC MOSFET的导通电阻，提升器件性能、降低芯片损耗。

而在采用超结漂移区技术的SiC MOSFET中，为了实现电荷耦合原理，需要将漂移区中的P型柱区接地(连接零电位)，以使P型柱区与N型柱区相互耗尽形成横向电场，从而发挥超结漂移区结构优势。因此，如何将漂移区中的P型柱区接地，是本领域技术人员需要解决的技术问题。

发明内容

本申请提供了一种半导体器件及集成电路，用于实现SiC MOSFET中超结漂移区中的P型柱区接地。

第一方面，本申请提供了一种半导体器件，在该半导体器件中可以包括N型的半导体衬底(N++)，漂移层，半导体层，栅极，源极，漏极，栅绝缘膜和电极。其中，漂移层设置在半导体衬底上，漂移层包括并列交替重复设置的N型柱区(N)和P型柱区(P)。这里“交替重复设置”是指N型柱区(N)和P型柱区(P)按照N、P、N、P……或者P、N、P、N……方式并列设置。半导体层设置于漂移层上，且半导体层内设置有用于设置栅极的第一沟槽，且第一沟槽设置在与P型柱区对应的区域。栅极隔着栅绝缘膜设置在第一沟槽内。电极设置于第一沟槽内且位于栅极与P型柱区之间，且电极与栅极之间隔着栅绝缘膜，电极与源极电连接。半导体层中可以包括位于第一沟槽底部的第一半导体区(P+)，以及位于第一沟槽侧壁的P阱、源区(N+)和第二半导体区(N)。第一半导体区为P型半导体区，第二半导体区为N型半导体区，源区位于P阱上，第二半导体区位于P阱与N型柱区之间，第一半导体区位于电极与P型柱区之间，且第一半导体区与电极和P型柱区接触，第一半导体区的掺杂浓度大于P型柱区的掺杂浓度，第一半导体区用于电连接电极与P型柱区。源极设置于半导体层上，且源极与源区接触、与电极电连接。漏极设置于半导体衬底远离漂移层的一侧。

在本申请实施例提供的上述半导体器件中，由于在栅极下方设置有电极，在第一沟槽底端设置有P型的第一半导体区，第一半导体区与电极和位于栅极下方的P型柱区接触，电极与源极电连接。从而位于栅极下方的P型柱区可以通过电极连接到源极，且在电极与第一半导体区之间实现良好电接触，从而实现接地功能。并且，由于电极和第一半导体区均位于栅极下方，因此相比相关技术可以不牺牲第一沟槽侧壁的MOS导电沟道，也即增加导电沟道，从而可以降低器件导通电阻。此外，接地的电极可以屏蔽栅漏电容，从而可以减小器件密勒电容、提升开关速度。另外，接地的电极还可以有效降低位于第一沟槽底部的栅绝缘膜中的电场，从而可以提升器件工作鲁棒性。

本申请中位于半导体层中的第一半导体区(P+)、P阱、源区(N+)、第二半导体区(N)以及后续提到的第三半导体区(P++)、第四半导体区(P+)和第五半导体区(P+)可以是通过对半导体层进行掺杂形成。其中，源区(N+)为N型半导体区，P阱为P型半导体区，N型半导体区中掺杂的主要是N型杂质，例如磷(P)或砷(As)等，P型半导体区中掺杂的主要是P型杂质，例如硼(B)或镓(Ga)等。P阱是指在N型的半导体层中掺入浓度足以中和N型半导体层并使其呈P型特性的P型杂质。

需要明说的是，在本申请中，在前缀有N的层和区域中，表示电子为多数载流子，在前缀有P的层和区域中，表示空穴为多数载流子。此外，标记于N或P的“+”表示掺杂浓度比未标记+的层或区域的掺杂浓度高，且“+”的数量越多，表示掺杂浓度越高。包含有相同数量“+”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。

另外还需要说明的是，本申请中两个区的掺杂浓度的比较仅是指该两个区所掺杂的杂质的浓度大小的比较，对杂质的成分，用于掺杂该杂质的衬底不作限定，即杂质的成分可以相同，也可以不相同；用于掺杂该杂质的衬底的材料可以相同，也可以不相同。

本申请对电极的厚度不作限定，可以根据器件需求进行设定。

在本申请中，电极的材料可以是重掺杂的多晶硅，也可以是金属等其它具有良好导电特性的材料，在此不作限定。

本申请实施例提供的半导体器件，电极主要是针对位于栅极下方的P型柱区而设置的。在具体实施时，漂移层中，只有一部分P型柱区位于栅极下方，还有一部分P型柱区并不是设置在栅极下方。以位于栅极下方的P型柱区为第一P型柱区，剩余的P型柱区为第二P型柱区，本申请对于第二P型柱区与源极电连接的方式不作限定。

示例性的，半导体器件中还可以包括：设置于半导体层内的第三半导体区(P++)，该第三半导体区(P++)为P型半导体区，且第三半导体区位于第二P型柱区与源极之间；第三半导体区与源极和第二P型柱区接触；第三半导体区的掺杂浓度大于第二P型柱区的掺杂浓度。从而第二P型柱区通过第三半导体区与源极实现良好的电连接。

在具体实施时，为了使半导体层中的第三半导体区与第二P型柱区和源极均接触，就需要第三半导体区的厚度与半导体层的厚度相同，从而增大第三半导体区的工艺难度。

因此，为了降低工艺难度，在一种实施例中，半导体器件还可以包括：设置于半导体层内的第四半导体区(P+)，该第四半导体区为P型半导体区，且第四半导体区位于第二P型柱区与第三半导体区之间；第四半导体区与第三半导体区和第二P型柱区接触；第四半导体区的掺杂浓度小于第三半导体区的掺杂浓度、且大于P型柱区的掺杂浓度。这样在制备时可以先形成第四半导体区，然后再形成第三半导体区，从而可以降低工艺难度。

在具体实施时，第四半导体区的掺杂浓度可以与第一半导体区的掺杂浓度相近，但并不限于掺杂浓度相同。

示例性的，第四半导体区的掺杂浓度与第一半导体区的掺杂浓度相同，这样在制备时，第四半导体区和第一半导体区可以同时制备，从而简化工艺步骤。

在另一种实施例中，半导体器件还包括设置于半导体层内的第二沟槽，源极填充第二沟槽，第三半导体区包括位于第二沟槽底部的第一延伸部以及位于第二沟槽侧壁的第二延伸部。这样通过设置第二沟槽可以降低第三半导体区的厚度，从而可以降低工艺难度。

在本申请中，栅极的两侧均设置有P阱和源区，以保证SiC MOSFET的栅极两侧均有MOS导电沟道。

本申请对第一沟槽的形状不作限定，示例性的，第一沟槽在垂直于半导体衬底方向的截面呈矩形，或者，第一沟槽在垂直于半导体衬底方向的截面呈梯形，且第一沟槽在平行于半导体衬底方向的截面距离半导体衬底越远，该截面的面积越大，即第一沟槽顶面(位于距离半导体衬底远的一侧的截面)的面积大于第一沟槽底面(位于距离半导体衬底近的一侧的截面)的面积。

为了提高电极与第一P型柱区的电接触性，第一半导体区可以位于第一沟槽底部的第一延伸部和位于第一沟槽一侧侧壁的第二延伸部。这样，当半导体器件中包括多个栅极时，可以将部分第一半导体区设置为包括第一延伸部和第二延伸部，即只牺牲部分栅极一侧的MOS导电沟道，相比相关技术中需要牺牲掉每一栅极一侧的MOS导电沟道，既可以提高电极与第一P型柱区的电接触性，又可以降低半导体器件的导通电阻。

在具体实施时，在本申请实施例提供的半导体器件中，半导体层中可以具有多个第一沟槽；为了提高电极与第一P型柱区的电接触性，半导体层中还具有至少一个第二沟槽，第二沟槽位于相邻两个第一沟槽之间；半导体层中还包括位于第二沟槽底部的P型的第五半导体区(P+)，第五半导体区的掺杂浓度大于P型柱区的掺杂浓度；第五半导体区与源极和P型柱区接触。

在具体实施时，第五半导体区的掺杂浓度可以与第一半导体区的掺杂浓度相近，但并不限于掺杂浓度相同。

示例性的，第五半导体区的掺杂浓度与第一半导体区的掺杂浓度相同，这样在制备时，第五半导体区和第一半导体区可以同时制备，从而简化工艺步骤。

示例性的，第五半导体区和与其相邻的第一半导体区相连通，即第五半导体区和第一半导体区为一体结构。

进一步地，为了增大源极与第五半导体区的接触面积，第二沟槽连通与其相邻的两个第一沟槽。即相当于将相邻的两个第一沟槽以及位于该相邻的两个第一沟槽之间的第二沟槽连通，从而使两个栅极以及部分源极设置在同一沟槽中，栅极与源极之间通过栅绝缘膜隔离。

第二方面，提供了一种集成电路，该集成电路包括电路板，设置在电路板上的如第一方面或第一方面的各种实施方式的半导体器件。

上述第二方面可以达到的技术效果可以参照上述第一方面中任一可能设计可以达到的技术效果说明，这里不再重复赘述。

附图说明

图1为SiC MOSFET的结构示意图；

图2为相关技术中SiC SJ-MOSFET的结构示意图；

图3为本申请实施例提供的一种半导体器件的结构示意图；

图4为本申请实施例提供的又一种半导体器件的结构示意图；

图5为本申请实施例提供的又一种半导体器件的结构示意图；

图6为本申请实施例提供的又一种半导体器件的结构示意图；

图7为本申请实施例提供的又一种半导体器件的结构示意图；

图8为本申请实施例提供的又一种半导体器件的结构示意图；

图9为本申请实施例提供的又一种半导体器件的结构示意图。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。

需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然所述描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。本申请的保护范围当视所附权利要求所界定者为准。

为了方便理解本申请实施例提供的一种环栅晶体管，下面首先介绍一下其应用场景。

SiC材料相对Si材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC制作的金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)相比Si制作的绝缘栅双极型晶体管((Insulated GateBipolar Transistor，IGBT)具有高击穿电压、低导通压降等特性。且单极导电特性使得SiCMOSFET相比Si IGBT具有更快的开关速度、更低的导通损耗和更低的开关损耗，因此，SiCMOSFET已在开关稳压电源、功率放大器、电动汽车车载电源、光伏逆变器、服务器电源以及轨道交通等领域得到了广泛的应用。

需要明说的是，在本申请中，在前缀有N或P的层和区域中，分别表示电子或者空穴为多数载流子。此外，标记于N或P的“+”表示掺杂浓度比未标记+的层或区域的掺杂浓度高，且“+”的数量越多，表示掺杂浓度越高。包含有相同数量“+”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。

参见图1，图1为一种SiC MOSFET的结构示意图，SiC MOSFET中包括：源极1、漏极2、栅极3、漏区(N++)4、源区(N+)5、漂移区(N)6、N型的第一半导体区(N)7，P阱(P)8、P型的第一半导体区(P++)9和栅绝缘膜10。其中，漂移区6为N型的半导体区，主要用于承载高压。N型的第一半导体区7主要用于减小SiC MOSFET的导通电阻，其掺杂浓度一般高于漂移区6的掺杂浓度。P型的第一半导体区9用于将P阱8与源极1接触，使P阱8与源区5的PN结短路，避免该PN结开启导通。

但随着电压等级的升高，SiC MOSFET的漂移区电阻不断增大，导致器件导通电阻显著上升。为了降低SiC MOSFET的导通电阻，可以采用超结漂移区技术，如图2所示，即在SiC MOSFET中，漂移区内具有交替排列的N型柱区61和P型柱区62，从而利用电荷耦合原理突破器件导通电阻与击穿电压之间的理论极限，进而进一步降低SiC MOSFET的导通电阻，提升器件性能、降低芯片损耗。而在该SiC MOSFET中，为了实现电荷耦合原理，需要将漂移区中的P型柱区62接地(连接零电位)，对于位于栅极3下方的P型柱区62，在栅极3沟槽的底端以及一侧侧壁处设置P型的第二半导体区11，以使P型柱区62与N型柱区61相互耗尽形成横向电场，从而发挥超结漂移区结构优势。

继续参见图2，在该SiC MOSFET中，原本在栅极3沟槽两侧壁均能产生的MOS导电沟道，由于P型的第二半导体区11的设置，导致该处侧壁的MOS导电沟道无法形成，也即只有单侧侧壁能产生MOS导电沟道，因而牺牲了近一半的MOS导电沟道，导致器件通流能力减弱、导通电阻增大。

为此，本申请实施例提供了一种可以降低器件导通电阻的半导体器件及集成电路，下面结合具体的附图以及实施例对其进行详细描述。

参见图3，图3示出了本申请一种实施例提供的半导体器件的结构示意图。该半导体器件为SiC SJ-MOSFET，在图3中以2个栅极为例进行示意。具体地，该半导体器件可以包括：N型的半导体衬底(N++)101，漂移层102，半导体层103，栅极104，源极105，漏极106，栅绝缘膜107和电极108。其中，漂移层102设置在半导体衬底101上，漂移层102包括并列交替重复设置的N型柱区(N)1021和P型柱区(P)1022。这里“交替重复设置”是指N型柱区(N)和P型柱区(P)按照N、P、N、P……或者P、N、P、N……方式并列设置。半导体层103设置于漂移层102上，且半导体层103内设置有用于设置栅极104的第一沟槽V1，且第一沟槽V1设置在与P型柱区1022对应的区域。栅极104隔着栅绝缘膜107而设置在第一沟槽V1内。电极108设置于第一沟槽V1内且位于栅极104与P型柱区1022之间，且电极108与栅极104之间隔着栅绝缘膜107，电极108与源极105电连接。半导体层103中可以包括位于第一沟槽V1底部的第一半导体区(P+)1034，以及位于第一沟槽V1侧壁的P阱(P)1031、源区(N+)1032和第二半导体区(N)1033。第一半导体区1034为P型半导体区，第二半导体区1033为N型半导体区，源区1032位于P阱1031上，第二半导体区1033位于P阱1031与N型柱区1021之间，第一半导体区1034位于电极108与P型柱区1022之间，且第一半导体区1034与电极108和P型柱区1022接触，第一半导体区1034的掺杂浓度大于P型柱区1022的掺杂浓度，第一半导体区1034用于电连接电极108与P型柱区1022。源极105设置于半导体层103上，且源极105与源区1032接触、与电极108电连接。漏极106设置于半导体衬底101远离漂移层102的一侧。

本申请实施例提供的上述半导体器件，在栅极104下方设置电极108，在第一沟槽V1底端设置P型的第一半导体区1034，第一半导体区1034与电极108和位于栅极104下方的P型柱区1022接触，电极108与源极105电连接。从而位于栅极104下方的P型柱区1022可以通过电极108连接到源极105，且在电极108与第一半导体区1034之间实现良好电接触，从而实现接地功能。并且，由于电极108和第一半导体区1034均位于栅极104下方，因此相比相关技术可以不牺牲第一沟槽V1侧壁的MOS导电沟道，也即增加导电沟道，从而可以降低器件导通电阻。此外，接地的电极108可以屏蔽栅漏电容，从而可以减小器件密勒电容、提升开关速度。另外，接地的电极108还可以有效降低位于第一沟槽V1底部的栅绝缘膜107中的电场，从而可以提升器件工作鲁棒性。

具体地，在本申请中，由于电极108位于栅极104与漏极106之间，相当于在平行板电容(栅漏电容)中间插入接地的电极108，从而栅极104和漏极106发出的电场线会全部终止在中间接地的电极108上，即电极108屏蔽了原来的栅漏电容。栅漏电容被屏蔽，密勒电容(主要是栅漏电容)即会减小，而器件开关过程本质上是电容充放电过程，因而减小电容，开关速度会得到提升。

SiC MOSFET在实际应用时，阻断状态下漂移区内存在高电场，根据电位移矢量连续原理，电场线会进入到栅绝缘膜内。而第一沟槽V1底部存在的曲率效应，会导致该处电场尤为集中，进而造成位于第一沟槽V1底部的栅绝缘膜107的电场极高。长期存在的高电场应力会造成栅绝缘膜107质量退化，器件可靠性失效。而在本申请提供的半导体器件中，接地的电极108位于栅绝缘膜107下方，其零电位会使大部分电场线终止于该电极108处，从而减少进入栅绝缘膜107内的电场线，因而可以有效降低位于第一沟槽V1底部的栅绝缘膜107中的电场，提升器件长期工作可靠性(鲁棒性)。

本申请对电极的厚度不作限定，可以根据器件需求进行设定。

在本申请中，电极的材料可以是重掺杂的多晶硅，也可以是金属等其它具有良好导电特性的材料，在此不作限定。

在本申请中，半导体衬底可以为掺杂有5价元素的碳化硅单晶衬底。漂移层可以通过在N型的半导体层中离子注入形成P型柱区的方式形成，其中P型柱区的离子注入深度可以小于N型的半导体层的厚度，相邻P型柱区之间的区域为N型柱区。在漂移层中，N型柱区的掺杂浓度一般小于半导体衬底的掺杂浓度。

本申请中位于半导体层中的第一半导体区(P+)、P阱、源区(N+)、第二半导体区(N)以及后续提到的第三半导体区(P++)、第四半导体区(P+)和第五半导体区(P+)可以是通过对半导体层进行掺杂形成。其中，源区(N+)为N型半导体区，P阱为P型半导体区，N型半导体区中掺杂的主要是N型杂质，例如磷(P)或砷(As)等，P型半导体区中掺杂的主要是P型杂质，例如硼(B)或镓(Ga)等。P阱是指在N型的半导体层中掺入浓度足以中和N型半导体层并使其呈P型特性的P型杂质。

需要说明的是，本申请中两个区的掺杂浓度的比较仅是指该两个区所掺杂的杂质的浓度大小的比较，对杂质的成分，用于掺杂该杂质的衬底不作限定，即杂质的成分可以相同，也可以不相同；用于掺杂该杂质的衬底的材料可以相同，也可以不相同。

在本申请中，针对各N型的半导体区：半导体衬底(N++)、N型柱区(N)、第二半导体区(N)以及源区(N+)；一般半导体衬底(N++)的掺杂浓度最高，源区(N+)的掺杂浓度次之，N型柱区(N)和第二半导体区(N)的掺杂浓度最低。而N型柱区(N)和第二半导体区(N)的掺杂浓度相近，但并不限于掺杂浓度相同。示例性的，为了减小SiC MOSFET的导通电阻，第二半导体区(N)的掺杂浓度一般高于N型柱区(N)的掺杂浓度。

在本申请中，针对各P型的半导体区：P型柱区(P)、第一半导体区(P+)、P阱(P)；一般第一半导体区(P+)的掺杂浓度分别大于P型柱区(P)的掺杂浓度和P阱(P)的掺杂浓度。其中，P型柱区(P)和P阱(P)的掺杂浓度相近，但并不限于掺杂浓度相同。

本申请实施例提供的半导体器件，电极108主要是针对位于栅极104下方的P型柱区而设置的。在具体实施时，漂移层102中，只有一部分P型柱区1022位于栅极104下方，还有一部分P型柱区1022并不是设置在栅极104下方。以位于栅极104下方的P型柱区1022为第一P型柱区1022a，其它的P型柱区1022为第二P型柱区1022b，本申请对于第二P型柱区1022b与源极105电连接的方式不作限定。

继续参见图3，半导体器件中还可以包括第三半导体区(P++)1035。第三半导体区1035为P型半导体区，其设置于半导体层103内，且位于第二P型柱区1022b与源极105之间；第三半导体区1035与源极105和第二P型柱区1022b接触；第三半导体区1035的掺杂浓度大于第二P型柱区1022b的掺杂浓度。从而第二P型柱区1022b通过第三半导体区1035与源极105实现良好的电连接。

在具体实施时，为了使半导体层103中的第三半导体区1035与第二P型柱区1022b和源极105均接触，就需要第三半导体区1035的厚度与半导体层103的厚度相同，从而增大第三半导体区1035的工艺难度。

因此，可选地，为了降低工艺难度，在一种实施例中，参见图4，图4示出了本申请又一种实施例提供的半导体器件的结构示意图。半导体器件还可以包括第四半导体区(P+)1036。该第四半导体区1036为P型半导体区，其设置于半导体层103内，且位于第二P型柱区1022b与第三半导体区1035之间；第四半导体区1036与第三半导体区1035和第二P型柱区1022b接触；第四半导体区1036的掺杂浓度小于第三半导体区1035的掺杂浓度、且大于P型柱区1022的掺杂浓度。这样在制备时可以先形成第四半导体区1036，然后再形成第三半导体区1035，从而可以降低工艺难度。

在具体实施时，第四半导体区1036的掺杂浓度可以与第一半导体区1034的掺杂浓度相近，但并不限于掺杂浓度相同。

示例性的，第四半导体区1036的掺杂浓度与第一半导体区1034的掺杂浓度相同，这样在制备时，第四半导体区1036和第一半导体区1034可以同时制备，从而简化工艺步骤。

在另一种实施例中，参见图5，图5示出了本申请又一种实施例提供的半导体器件的结构示意图。半导体器件还包括设置于半导体层103内的第二沟槽V2，源极105填充第二沟槽V2，第三半导体区1035包括位于第二沟槽V2底部的第一延伸部1035a以及位于第二沟槽V2侧壁的第二延伸部1035b。这样通过设置第二沟槽V2可以降低第三半导体区1035的厚度，从而可以降低工艺难度。

在本申请中，参见图3至图5，栅极104的两侧均设置有P阱1031和源区1032，以保证SiC MOSFET的栅极两侧均有MOS导电沟道。

本申请对第一沟槽的形状不作限定，示例性的，如图3至图5，第一沟槽V1在垂直于半导体衬底101方向的截面呈矩形，或者，如图6所示，第一沟槽V1在垂直于半导体衬底101方向的截面呈梯形，且第一沟槽V1在平行于半导体衬底101方向的截面距离半导体衬底101越远，该截面的面积越大，即第一沟槽V1顶面(位于距离半导体衬底101远的一侧的截面)的面积大于第一沟槽V1底面(位于距离半导体衬底101近的一侧的截面)的面积。

为了提高电极108与第一P型柱区1022a的电接触性，参见图7，图7示出了本申请又一种实施例提供的半导体器件的结构示意图。第一半导体区1034可以位于第一沟槽V1底部的第一延伸部1034a和位于第一沟槽V1一侧侧壁的第二延伸部1034b。这样，当半导体器件中包括多个栅极时，可以将部分第一半导体区1034设置为包括第一延伸部1034a和第二延伸部1034b，即只牺牲部分栅极一侧的MOS导电沟道，相比相关技术中需要牺牲掉每一栅极一侧的MOS导电沟道，既可以提高电极108与第一P型柱区1022a的电接触性，又可以降低半导体器件的导通电阻。

在具体实施时，在本申请实施例提供的半导体器件中，半导体层103中可以具有多个第一沟槽V1；为了提高电极108与第一P型柱区1022a的电接触性，如图8所示，半导体层103中还具有至少一个第二沟槽V2，第二沟槽V2位于相邻两个第一沟槽V1之间；半导体层103中还包括位于第二沟槽V2底部的P型的第五半导体区(P+)1037，第五半导体区1037的掺杂浓度大于P型柱区1022的掺杂浓度；第五半导体区1037与源极105和P型柱区1022接触。

在具体实施时，第五半导体区的掺杂浓度可以与第一半导体区的掺杂浓度相近，但并不限于掺杂浓度相同。

示例性的，第五半导体区的掺杂浓度与第一半导体区的掺杂浓度相同，这样在制备时，第五半导体区和第一半导体区可以同时制备，从而简化工艺步骤。

在具体实施时，可以仅在部分的相邻的两个第一沟槽之间设置第二沟槽。

示例性的，如图9所示，第五半导体区1037和与其相邻的第一半导体区1034相连通，即第五半导体区1037和第一半导体区1034为一体结构。

进一步地，为了增大源极104与第五半导体区1037的接触面积，第二沟槽V2连通与其相邻的两个第一沟槽V1。即相当于将相邻的两个第一沟槽V1以及位于该相邻的两个第一沟槽V1之间的第二沟槽V2连通，从而使两个栅极104以及部分源极105设置在同一沟槽中，栅极104与源极105之间通过栅绝缘膜107隔离。

相应地，本申请实施例还提供了一种集成电路，该集成电路可包括电路板和本申请上述实施例提供的任一种半导体器件，该半导体器件设置在电路板上。由于该电子电路解决问题的原理与前述一种半导体器件相似，因此该电子电路的实施可以参见前述半导体器件的实施，重复之处不再赘述。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。