数字控制延迟线的增益校准

相关申请的交叉引用

本申请要求于2022年11月22日提交的题为“DIGITAL PHASE-LOCKED LOOP ANDRELATED TECHNIQUE FOR DIGITAL-CONTROLLED DELAY LINE GAIN CALIBRATION”的美国临时申请No.63/384,614以及2023年10月24日提交的美国专利申请18/493,378的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及数字控制延迟线(digitally controlled delay line，DCDL)，并且更具体地，涉及DCDL的增益校准。

背景技术

通常，在电子设备中，并且更具体地，在数字电子设备中，时钟信号是以恒定频率在低状态与高状态之间振荡的基于电压或电流的电子逻辑信号。该时钟信号用于同步各种数字电路中的动作。有时，在时钟信号中引入延迟以校正和补偿不同信号路径之间的信号传播时间的变化。延迟时钟信号可以通过允许每个信号在被使用之前稳定(settle)来便于改进电路中的各种信号的同步。在各种应用中，发现DCDL的延迟是可控的。例如，DCDL被可以用在充当高速串行链路的中继器的重定时器中。DCDL也可以在射频(radio frequency，RF)发射机或接收机中用作频率合成器的一部分，或者更具体地，用作基于锁相环(phase-locked loop，PLL)的频率合成器的一部分。

发明内容

根据一个或多个实施方式，一种作为锁相环(PLL)操作的系统包括：处于PLL的反馈路径中的频率合成器和被布置成接收频率合成器的输出的延迟线。重定时器子系统被布置成接收频率合成器的输出。数字控制延迟线(DCDL)被布置成接收重定时器的输出。相位检测器被布置成接收延迟线的输出和DCDL的输出，并且提供误差信号，该误差信号指示延迟线的输出相对于DCDL的输出在相位上的差。控制器被配置成在正常操作模式期间引起PLL的闭环操作，并且在校准操作模式期间引起PLL的开环操作，在校准操作模式期间校准DCDL的增益。DCDL的增益定义了提供给DCDL的控制码与由DCDL在输入时钟上实现的所得延迟之间的关系。

根据另一实施方式，一种校准锁相环(PLL)内的数字控制延迟线(DCDL)的方法包括：利用闭环操作来控制PLL的操作处于正常操作模式。在正常操作模式期间，DCDL基于提供给DCDL的控制码来延迟重定时器的输出，并且使用DCDL的输出来获得压控振荡器(voltage controlled oscillator，VCO)的输出，VCO的输出被提供作为PLL的输出并且还被提供给反馈路径。该方法还包括：控制PLL的操作处于校准模式，在该校准模式期间，校准DCDL的增益，其中闭环操作被暂停。DCDL的增益定义提供给DCDL的控制码与由DCDL在重定时器的输出上实现的所得延迟之间的关系。在校准模式期间保持VCO在先前的正常操作模式期间的输出。

前述内容概述了所公开的主题的一些相关特征。这些特征仅仅是例示性的。

附图说明

在附图中，各个图中所示的每个相同或几乎相同的部件由相同的附图标记表示。为了清楚起见，并非每个部件都可以在每个附图中进行标记。附图不一定按比例绘制，而是改为将重点放在示出本文描述的技术和设备的各个方面。

图1A是示出根据一个实施方式的校准过程中的第一步骤的锁相环(PLL)的各方面的框图；

图1B示出了图1A的框图，以示出校准过程中的第二步骤；

图2A是根据一个实施方式的示例性PLL处于第一操作模式的框图；

图2B是根据一个实施方式的图2A的示例性PLL处于第二操作模式的框图；以及

图2C是根据一个实施方式的图2A的示例性PLL处于第三操作模式的框图。

具体实施方式

现在将参考附图详细描述本公开。应当理解，附图和示例性实施方式不限于其细节。在不脱离所公开的主题的精神和范围的情况下可以进行修改。

与已经在诸如基于数字锁相环(PLL)的频率合成器之类的应用中使用的其他设备(诸如相位旋转器)相比，使用DCDL可以具有如更低的功率使用、更小的面积、改善的线性度和分辨率之类的益处。然而，DCDL可以是被称为分数杂散的分数杂散信号的源，在不影响期望输出的情况下过滤掉这些分数杂散信号可能具有挑战性。分数杂散的一个原因是DCDL的增益误差。DCDL的增益是指输入到DCDL的控制码与由DCDL输出的延迟之间的关系。控制码可以是范围从0到全刻度值(例如，512，2023)的数字码字。增益误差是指控制码到延迟的已知映射的变化，使得给定的控制码导致与该码的预期延迟不同的延迟。

发明人已经认识到，通过使PLL离线来执行反馈DCDL(feedback DCDL，FBDCDL)的增益校准消除了FBDCDL对PLL状态的依赖性并且允许更快的稳定时间。也就是说，PLL状态可以被冻结一个周期，并且闭环操作可以被暂停以便于FBDCDL的开环操作和校准。这可以每隔几个周期(例如，周期性地、每隔1000个周期)重复或在另一基础上(例如，基于事件)重复。例如，周期可以指固定时间段或固定数量的时钟周期。根据实施方式，FBDCDL的校准涉及将延迟线的延迟设定为基准，然后根据需要使用该基准延迟来调整FBDCDL。

校准FBDCDL本身(而非离线副本)避免了失配误差。同时，与正常操作模式相比，暂停PLL操作并且不修改反馈路径避免了偏移。当PLL离线时，其时间-数字转换器(time-to-digital converter，TDC)可以被重新用作相位检测器，并且其频率合成器(例如，多模除法器(multi-modulus divider，MMD))可以被用作无限范围数字到时间转换器(digital totime converter，DTC)。反馈回路中的MMD可以被用于在FBDCDL处获得高频电压控制振荡器(VCO)的输出，而非PLL的基准时钟。

如详述的，可以使用两步法。作为第一步骤，可以使用重定时器多路复用器(MUX)创建具有一个VCO周期的延迟(1T

有利地，本文详述的方法中的任何一者或组合都便于DCDL增益的校准。这进而可以减少由DCDL引起的分数杂散。结果，例如，可以提高使用DCDL的基于PLL的频率合成器中的最终输出。

图1A和图1B示出了根据一个实施方式的PLL 100的各方面的简化框图，以示出用于PLL 100中使用的FBDCDL的校准过程。图1A和图1B中表示的控制器105可以向FBDCDL 110提供控制码以及针对PLL 100讨论的其他控制信号。示例性简化FBDCDL 110不是差分FBDCDL 210(如参考图2A至图2C所讨论的)。PLL 200(图2A至图2C)的部件用于校准，因为PLL操作被暂停。具体地，MMD 130、重定时器子系统(被标记为重定时器和多路复用器(multiplexer，MUX)140)、以及时间-数字转换器(time-to-digital converter，TDC)(用作相位检测器(phase detector，PD)160)被重新使用。延迟线150被添加到常规PLL配置以用于校准。延迟线150可以包括例如电容器和反相器，并且其部件和布置结构不限于已知配置。

图1A示出了根据一个实施方式的PLL 100的各方面的框图，以示出校准过程中的第一步骤。重定时器和MUX 140被控制为导通，使得基于重定时器的延迟，VCO 120的输出(表示为VCO

PD 160的期望输出为0，表示来自FBDCDL 110和延迟线150的输入相同。延迟线150被相应地设定。也就是说，调整延迟线150来延迟输入VCO

图1B示出了根据一个实施方式的图1A的示例性PLL 100的各方面的框图，以示出校准过程中的第二步骤。延迟线150的延迟由校准过程中的第一步骤设定(当VCO

如图1B所示，在校准过程的第二步骤期间，重定时器和MUX 140被控制为关闭。结果，VCO

因为延迟线150的延迟被设定，所以校准FBDCDL110非常简单。也就是说，在校准过程的第一步骤期间，延迟线150被设定为使得延迟线150针对VCO

图2A、图2B和图2C示出了根据一个实施方式的三种不同操作模式下的示例性PLL200的框图。图2A、图2B和图2C中表示的控制器205可以向FBDCDL 210提供码和用于PLL 200的部件的其他控制信号。控制器205还可以在固定周期(例如，每1100个周期)或在另一预定的基础上暂停PLL 200的闭环操作，并启动FBDCDL 210的校准过程。在校准过程期间，PLL200的输出(VCO

示例性PLL 200中的示例性FBDCDL 210是具有基准输入和基准输出以及反馈输入和反馈输出的差分DCDL。差分FBDCDL 210的两个输出被提供给TDC 250，TDC 250在FBDCDL210的校准期间用作PD。因此，在校准期间，来自TDC 250的输出作为输出误差255而被观察。延迟线240也被添加到用于校准过程的典型PLL布置结构中。在第一操作模式中，如图2A所示，可以实现正常PLL功能。在第二操作模式中，如图2B所示，可以如校准中的第一步骤那样设定延迟线240的延迟，如参考图1A所讨论的。在第三操作模式中，如图2C中所示，延迟线240可用于在校准中的第二步骤中校准FBDCDL 210，如参考图1B所论述。进一步讨论每个模式。

如图2A所示，在第一操作模式(即，正常操作模式)中，由TDC 250输出的误差255不用作输出，如虚线和方框所示。PLL 200作为锁相环的操作可以涉及对MMD 280的控制，其被表示为驱动器控制，包括基于脉冲位置调制(pulse position modulation，PPM)控制的分数分频器控制。在正常PPL操作模式中，延迟线240的多路复用器242可被控制，使得延迟线240被禁用。相反，与基准时钟(reference clock，REFCLK)220相关联的多路复用器230的输出由多路复用器242作为基准输入(输入A)传递到FBDCDL 210中以产生基准输出(输出A′)。基准时钟220可由倍频器(doubler，DUB)225倍频，以例如基于多路复用器230的控制产生基准输入(输入A)。基于来自FBDCDL 210的时间输出A′和B′，TDC 250产生数字输出，该数字输出由低通滤波器(lowpass filter，LPF)260滤波并提供到电感器电容器(inductorcapacitor，LC)或基于谐振的VCO 270。

LC VCO 270的输出(VCO

如所指出的，第一操作模式可以在PLL 200的状态被冻结之前被执行多个周期(例如，一千个周期)，并且在第二操作模式和第三操作模式中对FBDCDL 210进行校准过程。在第二模式和第三模式期间，关注输出是来自TDC 250的误差255，该TDC 250在校准期间用作PD。在第二操作模式和第三操作模式期间不进一步控制LC VCO 270，并且在校准中使用由LC VCO 270的最新控制产生的输出VCO

图2B示出了第二操作模式，其是FBDCDL 210的校准中的第一步骤。类似于参考图1A的讨论，校准中的该第一步骤设定延迟线(DCDL 241)。如上所述，可以在校准期间暂停PLL 200的闭环操作，并且LC VCO 270输出VCO

另外，在第二操作模式期间(即，校准的第一步骤)，基于重定时器子系统290的多路复用器292和触发器291来延迟被传递通过MD 280的时钟VCO

如参考图1A所论述，一旦确定基准延迟，便使用PD 160来设定延迟线150。在图2B的实施方式中，TDC 250在校准期间充当PD，并且由TDC 250输出的误差255的期望值为0。也就是说，给定输出B'为0.5T

图2C示出了第三操作模式，其为FBDCDL 210的校准中的第二步骤。该第二步骤依赖于在校准中的第一步骤期间设定的基准延迟，即DCDL 241的延迟(例如，基于VCO

在VCO

根据本文描述的原理操作的技术可以以任何合适的方式实现。上述流程图的处理和决策框表示可以包括在执行这些各种处理的算法中的步骤和动作。从这些过程得出的算法可以被实现为与一个或多个单用途处理器或多用途处理器集成并指导其操作的软件，可以被实现为功能上等同的电路，诸如DSP电路或ASIC，或者可以以任何其他合适的方式来实现。应当理解，本文包括的流程图不描绘任何特定电路或任何特定编程语言或编程语言类型的语法或操作。相反，流程图示出所属领域的技术人员可用于制造电路或实现计算机软件算法以执行本文中所描述的技术的类型的特定装置的处理的功能信息。例如，流程图或其部分可以由单独的硬件(例如，一个或多个模拟或数字电路、一个或多个硬件实现的状态机等和/或其任何组合)来实现，该硬件被配置或构造成执行流程图的各种过程。在一些示例中，流程图或其部分可以由机器可执行指令(例如，机器可读指令、计算机可读指令、计算机可执行指令等)来实现，机器可执行指令在由一个或多个单用途处理器或多用途处理器执行时执行流程图的各种过程。还应当理解，除非本文另有说明，否则在每个流程图中描述的步骤和/或动作的特定序列仅仅是可以实现的算法的说明，并且可以在本文描述的原理的实现和实施方式中变化。

因此，在一些实施方式中，本文描述的技术可以被实施为机器可执行指令，该机器可执行指令实现在软件中，包括作为应用软件、系统软件、固件、中间件、嵌入式代码或任何其他合适类型的计算机代码。这样的机器可执行指令可以使用许多合适的编程语言和/或编程或脚本工具中的任何一种来生成、写入等，并且还可以被编译为在框架、虚拟机或容器上执行的可执行机器语言代码或中间代码。

当本文描述的技术实施为机器可执行指令时，这些机器可执行指令可以以任何合适的方式实现，包括作为多个功能设备，每个功能设备提供一个或多个操作以完成根据这些技术操作的算法的执行。然而，“功能设备”是计算机系统的结构部件，当其与一个或多个计算机集成并由一个或多个计算机执行时，使得一个或多个计算机执行特定的操作角色。功能设备可以是软件元件的一部分或整个软件元件。例如，功能设备可以作为过程的函数或作为离散过程或作为任何其他合适的处理单位来实现。如果本文描述的技术被实现为多个功能设备，则每个功能设备可以以其自己的方式实现；不需要所有功能设备以相同的方式实现。另外，这些功能设备可以适当地并行和/或串行地执行，并且可以使用消息传递协议或以任何其他合适的方式在它们正在其上执行的计算机上使用共享存储器彼此传递信息。

通常，功能设备包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、部件、数据结构等。通常，功能设备的功能可以根据需要在它们操作的系统中组合或分布。在一些实现中，执行本文的技术的一个或多个功能设备可以一起形成完整的软件包。在另选实施方式中，这些功能设备可以适于与其他、不相关的功能设备和/或过程交互以实现软件程序应用。

本文已经描述了用于执行一个或多个任务的一些示例性功能设备。然而，应当理解，所描述的功能设备和任务划分仅仅是可以使用本文描述的示例性技术实现的功能设备的类型的例示，并且实施方式不限于在任何特定数量、划分或类型的功能设备中实现。在一些实现中，所有功能可以在单个功能设备中实现。还应当理解，在一些实现中，本文描述的一些功能设备可以与其他功能设备一起或单独地实现(例如，作为单个单元或单独的单元)，或者这些功能设备中的一些可以不实现。

在一些实施方式中，实现本文描述的技术(当被实现为一个或多个功能设备或以任何其他方式实现时)的机器可执行指令可以被编码在一个或多个计算机可读介质、机器可读介质上，以向介质提供功能。计算机可读介质包括磁介质，诸如硬盘驱动器、诸如CD或DVD之类的光学介质、持久或非持久固态存储器(例如，闪存、磁性RAM等)或任何其他合适的存储介质。这样的计算机可读介质可以以任何合适的方式实现。如本文所使用的，术语“计算机可读介质”(也称为“计算机可读存储介质”)和“机器可读介质”(也称为“机器可读存储介质”)是指有形存储介质。有形存储介质是非暂时性的并且具有至少一个物理结构部件。在如本文所使用的“计算机可读介质”和“机器可读介质”中，至少一个物理结构部件具有至少一个物理属性，该至少一个物理属性可以在创建具有嵌入信息的介质的过程期间以某种方式改变，在其上记录信息的过程，或者用信息编码介质的任何其他过程。例如，计算机可读介质、机器可读介质等的物理结构的一部分的磁化状态可以在记录过程期间改变。

此外，上述一些技术包括以某些方式存储信息(例如，数据和/或指令)以供这些技术使用的动作。在这些技术的一些实现中(诸如其中技术被实现为机器可执行指令的实现)，该信息可以被编码在计算机可读存储介质上。在特定结构在本文中被描述为存储该信息的有利格式的情况下，这些结构可以用于在信息被编码在存储介质上时赋予信息的物理组织。这些有利结构然后可以通过影响与信息交互的一个或多个处理器的操作来向存储介质提供功能；例如，通过提高由处理器执行的计算机操作的效率。

在技术可以被实施为机器可执行指令的一些实现但不是全部实现中，这些指令可以在一个或多个合适的计算设备和/或在任何合适的计算机和/或电子系统中操作的电子设备上执行，或者一个或多个计算设备(或一个或多个计算设备的一个或多个处理器)和/或一个或多个电子设备(或一个或多个电子设备的一个或多个处理器)可以被编程为执行机器可执行指令。计算设备、电子设备或处理器(例如，处理器电路)可以被编程为当指令以计算设备、电子设备或处理器可访问的方式存储时执行指令，诸如在数据存储(例如，片上高速缓存或指令寄存器、计算机可读存储介质和/或可经由总线访问的机器可读存储介质、计算机可读存储介质和/或可经由一个或多个网络访问并且可由设备/处理器访问的机器可读存储介质等)中。包括这些机器可执行指令的功能设备可以与单个多用途可编程数字计算设备、共享处理能力并共同执行本文描述的技术的两个或更多个多用途计算设备的协调系统、专用于执行本文描述的技术的单个计算设备或计算设备的协调系统(共同定位或地理上分布)、用于执行本文描述的技术的一个或多个FPGA或任何其他合适的系统集成并指导其操作。

已经描述了在电路和/或机器可执行指令中实现这些技术的实施方式。应当理解，一些实施方式可以是方法的形式，其中已经提供了至少一个示例。作为方法的一部分执行的动作可以以任何合适的方式排序。因此，可以构造实施方式，其中以不同于所示的顺序执行动作，这可以包括同时执行一些动作，即使在例示性实施方式中被示出为顺序动作。

上述实施方式的各个方面可以单独、组合地或以在前述实施方式中未具体讨论的各种布置来使用，并且因此在其应用中不限于在前述描述中阐述或在附图中示出的部件的细节和布置结构。例如，在一个实施方式中描述的各方面可以以任何方式与在其他实施方式中描述的各方面组合。

如本文在说明书和权利要求书中使用的短语“和/或”应被理解为意指如此联接的元素的“任一者或两者”，例如在一些情况下结合存在且在其它情况下不结合地存在的元素。以“和/或”列出的多个元素应当以相同的方式解释，例如，如此联接的元素的“一个或多个”。可以可选地存在除了由“和/或”子句具体标识的元素之外的其他元素，无论是与具体标识的那些元素相关还是不相关。因此，作为非限制性示例，当与开放式语言(诸如“包括”)结合使用时，对“A和/或B”的引用可以在一个实施方式中仅指代A(可选地包括除B之外的元素)；在另一实施方式中，仅指代B(可选地包括除A之外的元素)；在又一实施方式中，指代A和B两者(可选地包括其他元素)等。

除非明确指示相反，否则本文在说明书和权利要求书中使用的不定冠词“一”和“一个”应理解为意指“至少一个”。

如本文说明书和权利要求中所使用的，参考一个或多个元素的列表的短语“至少一个”应当被理解为意指从元素列表中的元素中的任何一个或多个元素中选择的至少一个元素，但不一定包括元素列表内具体列出的每个元素和每一元素中的至少一个元素，并且不排除元素列表中的元素的任何组合。该定义还允许元素可以可选地存在于短语“至少一个”所引用的元素列表内具体标识的元素之外，无论是与具体标识的那些元素相关还是不相关。因此，作为非限制性示例，在一个实施方式中，“A和B中的至少一个”(或等效地，“A或B中的至少一个”，或等效地，“A和/或B中的至少一个”)可以在一个实施方式中指代至少一个(可选地包括多于一个)A但没有B存在(并且可选地包括除B之外的元素)；在另一个实施方式中指代至少一个(可选地包括多于一个)B但没有A存在(并且可选地包括除A之外的元素)；在又一个实施方式中，指代至少一个(可选地包括多于一个)A和至少一个(可选地包括多于一个)B(并且可选地包括其他元素)；等等。

在权利要求中使用诸如“第一”、“第二”、“第三”等的序数术语来修改权利要求元素本身并不意味着一个权利要求元素的任何优先级、优先权或顺序优于执行方法的动作的其他顺序或时间顺序，而是仅用作将具有特定名称的一个权利要求元素与具有相同名称的另一元素区分开的标签(但是为了使用序数术语)，以区分权利要求元素。

此外，本文使用的措辞和术语是为了描述的目的，而不应被认为是限制性的。本文中使用“包括(including)”、“包括(comprising)”、“具有”、“包含”、“涉及”及其变体意在涵盖其后列出的项目及其等同物以及附加项目。

如本文所定义和使用的所有定义应当被理解为控制词典定义、通过引用并入文档中的定义和/或定义术语的普通含义。

词语“示例性”在本文中用于意指用作示例、实例或图示。因此，本文描述为示例性的任何实施方式、实现、过程、特征等应当被理解为例示性示例，并且除非另有说明，否则不应被理解为优选或有利示例。

因此已经描述了至少一个实施方式的若干方面，应当理解，本领域技术人员将容易想到各种改变、修改和改进。这些改变、修改和改进旨在是本公开的一部分，并且旨在在本文描述的原理的精神和范围内。因此，前述描述和附图仅作为示例。