一种沟槽型功率器件及其制作方法

技术领域

本发明属于半导体集成电路制造领域，涉及一种沟槽型功率器件及其制作方法。

背景技术

沟槽型MOSFET功率器件由于具有较低的导通电阻、较快的开关速度和良好的抗雪崩冲击能力等，具有很广泛的应用。同时，受具体应用的要求，对沟槽型MOSFET器件的抗静电冲击也提出了较高的要求，因此很有必要设计具有静电释放(Electro-Staticdischarge，ESD)结构的沟槽型器件。目前常规的带有ESD结构的器件工艺比较复杂，为形成终端结区、沟槽、ESD多晶硅、源区、接触孔、电极及钝化层，总共需要七次光刻。并且常规的带有ESD结构的器件采用场限环加场板作为终端，受限于ESD多晶硅层下氧化层厚度的影响，体区注入能量不能太高，因为过高的能量会使离子穿透终端区氧化层注入到终端区，使终端的击穿电压下降，同时会造成器件的阈值电压比较不稳定。专利CN104465628A，CN10729348A6阐述了在沟槽中形成ESD结构的方法，但这些方法存在抗静电能力差或者目前工艺不易实现的问题。

因此，如何提供一种易于实现的沟槽型功率器件及其制作方法，以提高器件的抗静电冲击能力，并获得稳定的阈值电压和击穿电压，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽型功率器件及其制作方法，用于解决现有技术中器件的抗静电击穿能力不高，器件的阈值电压和击穿电压不稳定的问题。

为实现上述目的及其他相关目的，本发明提供一种沟槽型功率器件的制作方法，包括以下步骤：

提供一基板，所述基板自下而上依次包括第一导电类型重掺杂层及第一导电类型轻掺杂外延层；

形成元胞区沟槽及终端区沟槽于所述轻掺杂外延层中；

形成栅介质层于所述沟槽的侧壁与底面及所述轻掺杂外延层的顶面；

形成多晶硅层以填充进所述元胞区沟槽及所述终端区沟槽，并对所述多晶硅层进行第二导电类型掺杂；

刻蚀所述多晶硅层直至所述多晶硅层与所述轻掺杂外延层顶面齐平，得到元胞区沟槽栅及终端区沟槽多晶硅；

对所述元胞区沟槽栅及所述终端区沟槽多晶硅进行第一导电类型掺杂；

形成位于所述元胞区沟槽两侧及所述终端区沟槽两侧的第二导电类型体区于所述轻掺杂外延层中；

形成位于所述元胞区沟槽两侧的第一导电类型源区于所述体区中。

可选地，在形成所述栅介质层于所述沟槽的侧壁与底面及所述轻掺杂外延层的顶面的步骤之前，还包括形成静电保护区介质层于所述轻掺杂外延层上的步骤；

在形成所述多晶硅层以填充进所述元胞区沟槽及所述终端区沟槽的步骤中，所述多晶硅层还覆盖所述静电保护区介质层；

在刻蚀所述多晶硅层以得到所述元胞区沟槽栅及所述终端区沟槽多晶硅的步骤之前，还包括形成静电保护区遮挡层于所述多晶硅层上的步骤；

在刻蚀所述多晶硅层以得到所述元胞区沟槽栅及所述终端区沟槽多晶硅的步骤中，所述多晶硅层被所述静电保护区遮挡层遮挡的部分保留下来构成静电保护区多晶硅；

在形成所述第一导电类型源区于所述体区中的步骤中，还包括形成至少一第一导电类型掺杂区于所述静电保护区多晶硅层中的步骤，以使所述静电保护区多晶硅层包括交替间隔排列的N型掺杂区及P型掺杂区，以形成一个或多个等效串接的PN结二极管。

可选地，形成所述静电保护区介质层包括以下步骤：

形成介质层于所述轻掺杂外延层上，所述介质层填充满所述元胞区沟槽及所述终端区沟槽；

形成光阻层于所述介质层上；

图形化所述光阻层以定义出静电保护区；

经由图形化的所述光阻层湿法刻蚀所述介质层以去除位于所述静电保护区以外的所述介质层，剩余的所述介质层作为所述静电保护区介质层。

可选地，还包括以下步骤：

形成绝缘介质层以覆盖所述栅介质层、所述静电保护区多晶硅层、所述元胞区沟槽栅及所述终端区沟槽多晶硅；

形成分别暴露出所述静电保护区多晶硅两端的栅极接触孔与源极接触孔、暴露出所述源区的源区接触孔、暴露出所述终端区沟槽多晶硅的终端区接触孔于绝缘介质层中，并形成与所述源区接触的欧姆接触区于所述体区中；

形成导电层于所述绝缘介质层顶面、所述基板底面及所述栅极接触孔、所述源极接触孔、所述源区接触孔及所述终端区接触孔中以得到栅极引出端、源极引出端、源区引出端及终端区引出端，并图形化所述导电层位于所述绝缘介质层以上的部分以得到与所述栅极引出端及所述元胞区沟槽栅电连接的栅极线、与所述源极引出端及所述源区引出端连接的源极线及与所述终端区引出端连接的终端线。

可选地，所述静电保护区介质层的材质包括二氧化硅及氮化硅中的至少一种，所述静电保护区介质层的厚度范围是3000埃-10000埃，所述静电保护区多晶硅层的厚度范围是0.5微米-2微米。

可选地，采用离子注入法同步形成所述第一导电类型掺杂区及所述第一导电类型源区。

可选地，形成所述元胞区沟槽及所述终端区沟槽之后，形成牺牲层于所述轻掺杂外延层表面以修复所述轻掺杂外延层表面的损伤，然后去除所述牺牲层。

可选地，采用离子注入法对所述多晶硅层进行所述第二导电类型掺杂，注入剂量范围是5E13原子/cm

本发明还提供一种沟槽型功率器件，包括：

基板，自下而上依次包括第一导电类型重掺杂层及第一导电类型轻掺杂外延层；

元胞区沟槽及终端区沟槽，位于所述轻掺杂外延层中；

栅介质层，位于所述沟槽的侧壁与底面及所述轻掺杂外延层的顶面；

第一导电类型元胞区沟槽栅，位于所述元胞区沟槽中；

第一导电类型终端区沟槽多晶硅，位于所述终端区沟槽中；

第二导电类型体区，位于所述元胞区沟槽两侧及所述终端区沟槽两侧的所述轻掺杂外延层中；

第一导电类型源区，位于所述元胞区沟槽两侧的所述体区中。

可选地，所述沟槽型功率器件还包括静电保护区介质层及静电保护区多晶硅层，所述静电保护区介质层位于所述轻掺杂外延层上，所述静电保护区多晶硅层位于所述静电保护区介质层上，且所述静电保护区多晶硅层包括交替间隔排列的N型掺杂区及P型掺杂区，以形成一个或多个等效串接的PN结二极管。

可选地，所述静电保护区介质层的材质包括二氧化硅及氮化硅中的至少一种，所述静电保护区介质层的厚度范围是3000埃-10000埃，所述静电保护区多晶硅层的厚度范围是0.5微米-2微米。

可选地，还包括：

绝缘介质层，覆盖所述栅介质层、所述静电保护区多晶硅层、所述元胞区沟槽栅及所述终端区沟槽多晶硅；

栅极引出端与源极引出端，位于所述绝缘介质层中，并分别与所述静电保护区多晶硅两端接触；

欧姆接触区，位于所述体区中，并与所述源区接触；

源区引出端，位于所述绝缘介质层中，并与所述欧姆接触区接触；

终端区引出端，位于所述绝缘介质层中，并与所述终端区沟槽多晶硅接触；

栅极线，位于所述绝缘介质层上，并与所述栅极引出端及所述元胞区沟槽栅电连接；

源极线，位于所述绝缘介质层上，并与所述源极引出端及所述源区引出端连接；

终端线，位于所述绝缘介质层上，并与所述终端区引出端连接。

可选地，所述体区的掺杂剂量范围是5E13原子/cm

如上所述，本发明的沟槽型器件及其制作方法采用沟槽型终端，可以采用较高的能量进行体区注入，使器件具有更加稳定的阈值电压和击穿电压。

附图说明

图1显示为本发明的沟槽型器件的制作方法的工艺流程图。

图2显示为本发明的沟槽型器件的制作方法提供一基板的示意图。

图3至图5显示为本发明的沟槽型器件的制作方法形成元胞区沟槽及终端区沟槽于所述轻掺杂外延层中的示意图。

图6显示为本发明的沟槽型器件的制作方法进一步形成牺牲层于所述轻掺杂外延层表面

图7显示为本发明的沟槽型器件的制作方法去除所述牺牲层的示意图。

图8及图9显示为本发明的沟槽型器件的制作方法形成静电保护区介质层于所述轻掺杂外延层102上的示意图。

图10显示为本发明的沟槽型器件的制作方法形成栅介质层于所述沟槽的侧壁与底面及所述轻掺杂外延层的顶面的示意图。

图11显示为本发明的沟槽型器件的制作方法形成多晶硅层的示意图。

图12至图13显示为本发明的沟槽型器件的制作方法形成静电保护区遮挡层并刻蚀所述多晶硅层未被所述静电保护区遮挡层遮挡的部分直至与所述轻掺杂外延层顶面齐平的示意图。

图14显示为本发明的沟槽型器件的制作方法形成位于所述元胞区沟槽两侧及所述终端区沟槽两侧的第二导电类型体区于所述轻掺杂外延层中的示意图。

图15显示为本发明的沟槽型器件的制作方法形成至少一第一导电类型掺杂区于所述静电保护区多晶硅层109a中，并形成位于所述元胞区沟槽两侧的第一导电类型源区于所述体区中的示意图。

图16显示为本发明的沟槽型器件的制作方法形成绝缘介质层的示意图。

图17显示为本发明的沟槽型器件的制作方法形成接触孔的示意图。

图18显示为本发明的沟槽型器件的制作方法形成栅极线、源极线及终端线的示意图。

元件标号说明

101 重掺杂层

102 轻掺杂外延层

103 硬掩膜层

104 元胞区沟槽

105 终端区沟槽

106 牺牲层

107 介质层

107a 静电保护区介质层

108 栅介质层

109 多晶硅层

109a 静电保护区多晶硅层

109b 元胞区沟槽栅

109c 终端区沟槽多晶硅

110 介质层

110a 静电保护区遮挡层

111 体区

112a 第一导电类型掺杂区

112b 第一导电类型源区

113 绝缘介质层

114 栅极接触孔

115 源极接触孔

116 源区接触孔

117 终端区接触孔

118 终端体区接触孔

119 导电层

119a 栅极线

119b 源极线

119c 终端线

120 栅极引出端

121 源极引出端

122 源区引出端

123 终端区引出端

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图18。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例中提供一种沟槽型功率器件的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：

请参阅图2，提供一基板，所述基板自下而上依次包括第一导电类型重掺杂层101及第一导电类型轻掺杂外延层102。

作为示例，所述第一导电类型可以为N型，也可以为P型，当所述第一导电类型为N型时，下述第二导电类型相应为P型，当所述第一导电类型为P型时，下述第二导电类型相应为N型。本实施例中，所述第一导电类型重掺杂层101以N型重掺杂硅为例，所述第一导电类型轻掺杂外延层102以N型硅为例，所述第一导电类型重掺杂层101的掺杂浓度高于所述第一导电类型轻掺杂外延层102的掺杂浓度。

请参阅图3至图5：形成元胞区沟槽104及终端区沟槽105于所述轻掺杂外延层102中。

作为示例，形成所述元胞区沟槽104及所述终端区沟槽105包括以下步骤：

如图3所示，采用化学气相沉积法(CVD)或其它方法形成硬掩膜层103于所述轻掺杂外延层102上。所述硬掩膜层103的材质包括但不限于二氧化硅，其厚度范围是2000埃-10000埃。

如图4所示，基于第一张光刻版图形化所述硬掩膜层103以定义沟槽所在位置，并经由图形化的所述硬掩膜层103干法刻蚀所述轻掺杂外延层102，得到所述元胞区沟槽104及所述终端区沟槽105。

如图5所示，采用湿法刻蚀去除所述硬掩膜层103。

作为示例，形成所述元胞区沟槽104及所述终端区沟槽105之后，还包括以下修复措施：

如图6所示，进一步形成牺牲层106于所述轻掺杂外延层102表面以修复所述轻掺杂外延层表面102的损伤。本实施例中，所述牺牲层采用热氧化法生长的二氧化硅层，其厚度范围是500埃-1250埃。

如图7所示，去除所述牺牲层106。

请参阅图8及图9，形成静电保护区介质层107a于所述轻掺杂外延层102上。

作为示例，所述静电保护区介质层107a的材质包括但不限于二氧化硅及氮化硅中的至少一种，所述静电保护区介质层107a的厚度范围是3000埃-10000埃。

作为示例，形成所述静电保护区介质层107a包括以下步骤：

如图8所示，形成介质层107于所述轻掺杂外延层102上，所述介质层107填充满所述元胞区沟槽104及所述终端区沟槽105，然后形成光阻层(未图示)于所述介质层上，经由第二张光刻版图形化所述光阻层以定义出静电保护区。

如图9所示，经由图形化的所述光阻层湿法刻蚀所述介质层107以去除位于所述静电保护区以外的所述介质层，剩余的所述介质层作为所述静电保护区介质层107a。

请参阅图10，形成栅介质层108于所述沟槽(所述元胞区沟槽104及所述终端区沟槽105)的侧壁与底面及所述轻掺杂外延层102的顶面。

作为示例，采用热氧化法得到二氧化硅层作为所述栅介质层108，所述栅介质层108的厚度范围是150埃-1000埃。

请参阅图11，形成多晶硅层109以覆盖所述静电保护区介质层107a并填充进所述元胞区沟槽104及所述终端区沟槽105，并对所述多晶硅层109进行第二导电类型掺杂。

作为示例，通过化学气相沉积法形成所述多晶硅层109，所述多晶硅层109的厚度范围是0.5微米-2微米。

作为示例，通过离子注入法对所述多晶硅层109进行所述第二导电类型掺杂，注入剂量范围是5E13原子/cm

请参阅图12至图13，形成静电保护区遮挡层110a于所述多晶硅层109上，并刻蚀所述多晶硅层109未被所述静电保护区遮挡层110a遮挡的部分直至与所述轻掺杂外延层102顶面齐平，得到静电保护区多晶硅层109a、元胞区沟槽栅109b及终端区沟槽多晶硅109c；

作为示例，所述静电保护区多晶硅层109a的厚度范围是0.5微米-2微米。

作为示例，首先淀积一层介质层110于所述多晶硅层109上(如图12所示)。之后基于第三张光刻版定义出静电保护区多晶硅层所在区域，图形化所述介质层110得到所述静电保护区遮挡层110a，并以所述静电保护区遮挡层110a为掩膜刻蚀其它区域的多晶硅直至硅表面为止(如图13所示)。

请继续参阅图13，对所述元胞区沟槽栅109b及所述终端区沟槽多晶硅109c进行第一导电类型掺杂。

作为示例，采用离子注入法对所述元胞区沟槽栅109b及所述终端区沟槽多晶硅109c进行所述第一导电类型掺杂，所述静电保护区多晶硅层109a由于被光刻胶(未图示)和所述静电保护区遮挡层110a遮挡保护仍为第二导电类型掺杂。

请参阅图14，形成位于所述元胞区沟槽两侧及所述终端区沟槽两侧的第二导电类型体区111于所述轻掺杂外延层102中。

作为示例，采用离子注入法形成所述体区，由于终端保护采用沟槽结构，所以相较于常规的带ESD结构的器件来说，体区注入的能量可以比较高，器件的阈值电压及终端击穿电压都不受影响且比较稳定。本实施例中，注入剂量范围是5E13原子/cm

请参阅图15，形成至少一第一导电类型掺杂区112a于所述静电保护区多晶硅层109a中，并形成位于所述元胞区沟槽两侧的第一导电类型源区112b于所述体区111中。由于所述静电保护区多晶硅层109a本身为第二导电类型掺杂，形成至少一所述第一导电类型掺杂区112a之后，所述静电保护区多晶硅层109a包括交替间隔排列的N型掺杂区及P型掺杂区，构成一个或多个等效串接的PN结二极管，这些PN结二极管共同等效成ESD二极管。

作为示例，采用第四张光刻版定义出源区及ESD多晶硅所需掺杂区域，采用离子注入法同步形成所述第一导电类型掺杂区112a及所述第一导电类型源区112b。

本实施例中，形成所述第一导电类型掺杂区112a后，所述静电保护区多晶硅层109a构成P-N-P-N-P-N-P结构。然而需要指出的是，所述静电保护区多晶硅层109a中PN结对的数量与器件的栅极耐压水平和ESD能力要求相关，可以根据需要进行调整，此处不应过分限制本发明的保护范围。

作为示例，所述沟槽型功率器件的制作方法还包括以下步骤：

请参阅图16，通过化学气相沉积法或其它方法形成0.2微米-1微米厚度的绝缘介质层113以覆盖所述栅介质层108、所述静电保护区多晶硅层109a、所述元胞区沟槽栅109b及所述终端区沟槽多晶硅109c。

请参阅图17，应用第五张光刻版定义出器件的接触孔，形成分别暴露出所述静电保护区多晶硅109a两端的栅极接触孔114与源极接触孔115、暴露出所述第一导电类型源区112b的源区接触孔116、暴露出所述终端区沟槽多晶硅109c的终端区接触孔117于绝缘介质层113中，并通过离子注入在所述源极接触孔115的底端形成与所述第一导电类型源区112b接触的欧姆接触区(未图示)于所述体区111中。本实施例中，还形成了终端体区接触孔118。

请参阅图18，采用物理气相沉积法(PVD)或其它方法形成0.8微米-2微米厚度的导电层119于所述绝缘介质层113顶面、所述基板底面(未图示)及所述栅极接触孔114、所述源极接触孔115、所述源区接触孔116、所述终端区接触孔117及所述终端体区接触孔118中以得到栅极引出端120、源极引出端121、源区引出端122及终端区引出端123，并应用第六张光刻版定义出器件的栅极线、源极线等区域，图形化所述导电层119位于所述绝缘介质层113以上的部分以得到与所述栅极引出端120及所述元胞区沟槽栅109b电连接的栅极线119a、与所述源极引出端121及所述源区引出端122连接的源极线119b及与所述终端区引出端123连接的终端线119c。

至此，制作得到沟槽型功率器件，本实施例的制作方法形成沟槽型终端，可以采用较高的能量进行体区注入，使器件具有更加稳定的阈值电压和击穿电压。并且本实施例的沟槽型功率器件的制作方法在器件的栅极和源极之间连接了ESD二极管，使得器件具有较高的抗静电能力，实测结果达到业界的要求。此外，本实施例的制作方法是在沟槽刻蚀后用介质填满沟槽，再刻蚀介质层以定义静电保护区，静电保护区多晶硅与沟槽栅多晶硅可以共同沉积与刻蚀，有利于简化工艺步骤。

实施例二

本实施例中提供一种沟槽型功率器件，请参阅图18，显示为该器件的剖面结构图，包括基板、元胞区沟槽、终端区沟槽、静电保护区介质层107a、栅介质层108、静电保护区多晶硅层109a、第一导电类型元胞区沟槽栅109b、第一导电类型终端区沟槽多晶硅109c、第二导电类型体区111及第一导电类型源区112b，其中，所述基板自下而上依次包括第一导电类型重掺杂层101及第一导电类型轻掺杂外延层102；所述元胞区沟槽及所述终端区沟槽位于所述轻掺杂外延层102中；所述静电保护区介质层107a位于所述轻掺杂外延层102上；所述栅介质层108位于所述沟槽的侧壁与底面及所述轻掺杂外延层102的顶面；所述静电保护区多晶硅层109a位于所述静电保护区介质层107a上，所述静电保护区多晶硅层包括交替间隔排列的N型掺杂区及P型掺杂区，以形成一个或多个等效串接的PN结二极管，这些PN结二极管共同等效成ESD二极管；所述第一导电类型元胞区沟槽栅109b位于所述元胞区沟槽中；所述第一导电类型终端区沟槽多晶硅109c位于所述终端区沟槽中；所述第二导电类型体区111位于所述元胞区沟槽两侧及所述终端区沟槽两侧的所述轻掺杂外延层102中；所述第一导电类型源区112，位于所述元胞区沟槽两侧的所述体区111中。

作为示例，所述静电保护区介质层107a的材质包括但不限于二氧化硅及氮化硅中的至少一种，所述静电保护区介质层107a的厚度范围是3000埃-10000埃。

作为示例，所述静电保护区多晶硅层109a的厚度范围是0.5微米-2微米。

作为示例，所述静电保护区多晶硅层109a构成P-N-P-N-P-N-P结构。然而需要指出的是，所述静电保护区多晶硅层109a中PN结对的数量与器件的栅极耐压水平和ESD能力要求相关，可以根据需要进行调整，此处不应过分限制本发明的保护范围。

作为示例，所述体区111的掺杂剂量范围是5E13原子/cm

作为示例，所述沟槽型功率器件还包括绝缘介质层113、栅极引出端120与源极引出端121、欧姆接触区(未图示)、源区引出端122、终端区引出端123、栅极线119a、源极线119b及终端线119c，其中，所述绝缘介质层113覆盖所述栅介质层108、所述静电保护区多晶硅层109a、所述元胞区沟槽栅109b及所述终端区沟槽多晶硅109c；所述栅极引出端120与所述源极引出端121位于所述绝缘介质层113中，并分别与所述静电保护区多晶硅119a两端接触；所述欧姆接触区位于所述体区111中，并与所述第一导电类型源区112b接触；所述源区引出端122位于所述绝缘介质层113中，并与所述欧姆接触区接触；所述终端区引出端123位于所述绝缘介质层113中，并与所述终端区沟槽多晶硅109c接触；所述栅极线119a位于所述绝缘介质层113上，并与所述栅极引出端120及所述元胞区沟槽栅109b电连接；所述源极线119b位于所述绝缘介质层113上，并与所述源极引出端121及所述源区引出端122连接；所述终端线119c位于所述绝缘介质层113上，并与所述终端区引出端123连接。

本实施例的沟槽型器件采用沟槽型终端，可以采用较高的能量进行体区注入，使器件具有更加稳定的阈值电压和击穿电压。并且本实施例的沟槽型器件的栅极和源极之间连接了ESD二极管，具有较高的抗静电能力，实测结果达到业界的要求。

综上所述，本发明的沟槽型器件及其制作方法采用沟槽型终端，可以采用较高的能量进行体区注入，使器件具有更加稳定的阈值电压和击穿电压。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。