时钟信号的生成和同步方法及装置

技术领域

本发明涉及信号处理技术领域，尤其涉及一种时钟信号的生成和同步方法及装置。

背景技术

随着现代技术的高速发展，系统带宽和分辨率都遇到了巨大的挑战，从而促进了将多个数据转换器以阵列的形式连接起来的需求。在实际应用中，数据转换器阵列所需要的大量时钟已经超出了单个时钟IC（Integrated Circuit）器件所能提供的极限，同时对于大量数据转换器使用到的时钟也提出了更高的要求，即需要保持同步性。

由于时钟模块的输出时钟频率存在最大的输出值的局限，而转换器ADC（Analogto Digital Converter，模数转换器）/DAC（Digital to Analog Converter，数模转换器）的工作频率存在高于时钟模块最大输出频率的情况，时钟频率也存在不同步的情况，因此，目前需要解决时钟信号的生成和同步问题。

发明内容

本发明提供一种时钟信号的生成和同步方法及装置，用以解决时钟信号的生成和同步的问题，通过采用时钟树架构生成时钟信号以及确保时钟信号的同步性。

本发明提供一种时钟信号的生成和同步方法，包括：

接收外部时钟信号，对所述外部时钟信号进行两级分发；

在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；

根据所述第一同步触发信号以及所述第一时钟模块对两级分发后的外部时钟信号进行第一次分频；

根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。

在一个实施例中，所述对所述外部时钟信号进行两级分发，包括：

根据第一时钟缓存对所述外部时钟信号进行第一级分发，得到第一路外部时钟信号和第二路外部时钟信号；

根据第二时钟缓存对所述第一路外部时钟信号进行第二级分发，并将所述第二路外部时钟信号发送至下一级联设备。

在一个实施例中，所述根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号之前，包括：

根据触发缓存对所述第一同步触发信号进行触发分发，得到第一路同步触发信号和第二路同步触发信号；

将所述第二路同步触发信号发送至所述下一级联设备。

在一个实施例中，所述根据所述第一同步触发信号以及所述第一时钟模块对两级分发后的外部时钟信号进行第一次分频，包括：

根据所述第一路同步触发信号以及所述第一时钟模块对所述第二级分发后的外部时钟信号进行第一次分频。

在一个实施例中，所述根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，包括：

确定接口时钟需求，所述预设时钟需求包括所述接口时钟需求；

根据所述第二同步触发信号、所述第二时钟模块以及所述接口时钟需求对所述第一次分频后的时钟信号进行第二次分频。

在一个实施例中，所述根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，包括：

确定数据转换器的同步时钟需求，所述预设时钟需求包括所述同步时钟需求；

根据所述第二同步触发信号、所述第二时钟模块以及所述同步时钟需求对所述第一次分频后的时钟信号进行第二次分频。

在一个实施例中，所述根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号之前，包括：

配置所述第一时钟模块中所述接口的预设输出模式。

本发明还提供一种时钟信号的生成和同步装置，包括：

接收模块，用于接收外部时钟信号，对所述外部时钟信号进行两级分发；

生成模块，用于在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；

第一分频模块，用于根据所述第一同步触发信号以及所述第一时钟模块对两级分发后的外部时钟信号进行第一次分频；

第二分频模块，用于根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。

本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述时钟信号的生成和同步方法。

本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述时钟信号的生成和同步方法。

本发明提供的时钟信号的生成和同步方法及装置，通过接收外部时钟信号，对外部时钟信号进行两级分发；在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；根据第一同步触发信号以及第一时钟模块对两级分发后的外部时钟信号进行第一次分频；根据第二同步触发信号、第二时钟模块以及预设时钟需求对第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。通过基于同步触发信号对时钟信号进行多级分频处理，使得所生成的时钟信号具有同步性和时钟频率可调整，从而确保了时钟信号的同步性，提高了时钟信号的生成效率。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的时钟信号的生成和同步方法的流程示意图之一；

图2是本发明提供的时钟信号的生成和同步方法的流程示意图之二；

图3是本发明提供的时钟信号的生成和同步方法的流程示意图之三；

图4是本发明提供的时钟信号的生成和同步方法的原理示意图；

图5是本发明提供的时钟信号的生成和同步装置的结构示意图；

图6是本发明提供的电子设备的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合图1-图6描述本发明的时钟信号的生成和同步方法及装置。

具体地，本发明提供一种时钟信号的生成和同步方法，参照图1，图1是本发明提供的时钟信号的生成和同步方法的流程示意图之一。

本发明实施例提供了时钟信号的生成和同步方法的实施例，需要说明的是，虽然在流程图中示出了逻辑顺序，但是在某些数据下，可以以不同于此处的顺序完成所示出或描述的步骤。

本发明实施例提供的时钟信号的生成和同步方法，包括：

步骤S10，接收外部时钟信号，对所述外部时钟信号进行两级分发；

需要说明的是，由于时钟模块的输出时钟频率存在最大的输出值的局限，而高速转换器AD/DA（即ADC/DAC）的工作频率存在高于时钟模块最大输出频率的情况，所以为了满足高速转换器AD/DA工作在最大的工作时钟，本发明实施例采用时钟树架构生成时钟信号以及确保时钟信号的同步性，例如，参考图4，图4给出了一个具有同步性的两级时钟树，其中，模块之间可以级联，每个模块可以给7片高速转换器AD/DA提供相应的时钟，同时，为满足高速转换器的需求，每个模块输入的时钟最大为8GHz。

通过FPGA模块接收外部时钟信号，然后对接收到的外部时钟信号进行两级分发，例如，参考图4，外部时钟信号EXT_CLK_IN接到模块1的时钟输入端，模块1通过时钟输入端接收外部时钟信号，然后通过模块1中的时钟缓存对外部时钟信号进行两级分发。

具体地，所述对所述外部时钟信号进行两级分发，包括：

步骤S11，根据第一时钟缓存对所述外部时钟信号进行第一级分发，得到第一路外部时钟信号和第二路外部时钟信号；

步骤S12，根据第二时钟缓存对所述第一路外部时钟信号进行第二级分发，并将所述第二路外部时钟信号发送至下一级联设备。

在接收到外部时钟信号后，模块1控制第一时钟缓存对外部时钟信号进行第一级分发，得到第一路外部时钟信号和第二路外部时钟信号，然后将第一路外部时钟信号发送至第二时钟缓存，将第二路外部时钟信号发送至下一级联设备，同时，控制第二时钟缓存对第一路外部时钟信号进行第二级分发。例如，参考图4，模块1的时钟输入端接收到外部时钟信号EXT_CLK_IN后，通过时钟BUFFER1（即第一时钟缓存）对外部时钟信号的第一级分发，得到两路外部时钟信号，其中，第一路外部时钟信号通过时钟BUFFER2（即第二时钟缓存）接到第一时钟模块（即CLK_A）的时钟输入端CLK_IN，第二路外部时钟信号接到模块2（即下一级联设备）的时钟输入端CLK_IN，需要说明的是，模块2的内部设置与模块1是相同的。其中，时钟BUFFER2接收到时钟BUFFER1发送的第一路外部时钟信号后，对第一路外部时钟信号进行第二级分发得到8路外部时钟信号，如ADDA1_CLK、ADDA2_CLK、ADDA3_CLK等，其中，7路外部时钟信号分发给下一级，作为AD/DA芯片的工作时钟，另一路提供给CLK_A模块使用。

需要说明的是，为实现设备之间的级联，需要对外部时钟信号进行第一级分发，通过将第一级分发后得到的其中一路时钟信号发送至模块2，实现了模块1与模块2之间的级联，同时，为给本模块（如模块1）提供时钟信号，需要对时钟信号进行第二级分发，通过将第二级分发后得到的其中一路时钟信号发送至CLK_A的时钟输入端CLK_IN，实现为本模块提供时钟信号。

通过采用第一时钟缓存对外部时钟信号进行第一级分发得到两路信号，同时将其中一路信号发送至下一级联设备，实现设备之间的级联，从而提高时钟信号的生成效率；进一步采用第二时钟缓存对第一级分发后的外部时钟信号进行第二级分发，实现为本模块提供时钟信号，从而提高时钟信号的生成效率。

步骤S20，在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；

在接收到第一同步触发信号时，也需要对第一同步触发信号进行分发，具体地，通过触发缓存对第一同步触发信号进行触发分发，得到第一路同步触发信号和第二路同步触发信号，然后将第一路同步触发信号接到模块1的输入端，将第二路同步触发信号发送至下一级联设备。例如，参考图4，外部同步触发信号EXT_SYNC_IN（即第一同步触发信号）接到模块1的触发输入端，通过触发输入端接收到外部同步触发信号时，模块1控制触发BUFFER（即触发缓存）对该外部同步触发信号进行触发分发，得到两路同步触发信号，其中，第一路同步触发信号接到模块1的SYNC_IN，第二路同步触发信号接到模块2的SYNC_IN。

需要说明的是，为实现设备之间的级联，需要对第一同步触发信号进行触发分发，通过将触发分发后得到的其中一路同步触发信号发送至模块2，实现模块1与模块2之间的级联，使得模块1与模块2之间的时钟信号具有同步性；通过将触发分发后得到的另一路同步触发信号发送至CLK_A的输入端SYNCIN，实现为本模块（如模块1）提供同步触发信号，基于该同步触发信号实现各分频信号的同步性。

在对外部时钟信号进行分频之前，需要预先配置第一时钟模块中接口的预设输出模式，例如，参考图4，预先配置CLK_A（即第一时钟模块）中输出1和输出11的接口为单脉冲模式，基于接口的单脉冲模式可以实现时钟信号的分频处理，从而提高时钟信号的生成效率。

在配置接口的预设输出模式后，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号，例如，参考图4，当在第一时钟模块CLK_A的输入端SYNCIN检测到同步触发信号时，即检测到时钟BUFFER2发送至输入端SYNCIN的第一路同步触发信号时，控制第一时钟模块CLK_A在两个输出端（如输出1和输出11）基于预配置的单脉冲模式同时产生两个相位同步的同步触发信号，分别为A_SCLKOUT1和A_ SCLKOUT11，然后将同步触发信号A_SCLKOUT1发送至第二时钟模块CLK_B，将同步触发信号A_ SCLKOUT11发送至第二时钟模块CLK_C。可以理解的是，同步触发信号包括多种同步类型，如频率同步、相位同步、时间同步以及帧同步，其中，相位同步又称为时间同步（时间延迟同步），是指时钟信号的有效沿（上升沿或者下降沿）同步。

步骤S30，根据所述第一同步触发信号以及所述第一时钟模块对两级分发后的外部时钟信号进行第一次分频；

当在第一时钟模块CLK_A的输入端SYNCIN检测到第一同步触发信号时，控制第一时钟模块根据第一同步触发信号对两级分发后的外部时钟信号进行第一次分频，具体地，控制第一时钟模块根据第一路同步触发信号对第二级分发后的外部时钟信号进行第一次分频，例如，参考图4，当在第一时钟模块CLK_A的输入端SYNCIN检测到时钟BUFFER2发送的第一路同步触发信号时，控制第一时钟模块CLK_A根据第一路同步触发信号对时钟BUFFER2发送的外部时钟信号进行第一分频，例如，在接口输出0和输出10对时钟BUFFER2输入的外部时钟信号进行分频，得到时钟信号A_CLKOUT0和A_CLKOUT10，然后将时钟信号A_CLKOUT0发送至第二时钟模块CLK_B，将时钟信号A_CLKOUT10发送至第二时钟模块CLK_C。通过时钟信号进行分频处理，提高了时钟信号的生成效率。

步骤S40，根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。

在对外部时钟信号进行第一次分频后，控制第二时钟模块根据第二同步触发信号以及预设时钟需求对第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号，例如，参考图4，第二时钟模块包括CLK_B和CLK_C，每个第二时钟模块有对应的预设时钟需求，当第二时钟模块接收到第一时钟模块发送的第二同步触发信号时，模块1控制第二时钟模块根据第二同步触发信号以及预设时钟需求对第一次分频后的时钟信号进行第二次分频，同时输出分频后的时钟信号。

需要说明的是，由于CLK_A产生的A_CLKOUT0、A_SCLKOUT1、A_CLKOUT10、A_SCLKOUT11这4路信号的相位同步，所以第二级CLK_B和CLK_C产生的所有时钟信号具有严格的同步性。同时，该电路可以通过FPGA对CLK_A、CLK_B、CLK_C进行编程，使得输出的时钟频率任意可变，具有很好的灵活性。

本发明实施例提供的时钟信号的生成和同步方法，通过接收外部时钟信号，对外部时钟信号进行两级分发；在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；根据第一同步触发信号以及第一时钟模块对两级分发后的外部时钟信号进行第一次分频；根据第二同步触发信号、第二时钟模块以及预设时钟需求对第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。通过基于同步触发信号对时钟信号进行多级分频处理，使得所生成的时钟信号具有同步性和时钟频率可调整，从而确保了时钟信号的同步性，提高了时钟信号的生成效率。

进一步地，参考图2，图2是本发明提供的时钟信号的生成和同步方法的流程示意图之二，所述根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，包括：

步骤S41，确定接口时钟需求，所述预设时钟需求包括所述接口时钟需求；

步骤S42，根据所述第二同步触发信号、所述第二时钟模块以及所述接口时钟需求对所述第一次分频后的时钟信号进行第二次分频。

具体地，确定接口时钟需求，然后控制第二时钟模块根据第二同步触发信号以及接口时钟需求对第一次分频后的时钟信号进行第二次分频，其中，预设时钟需求包括接口时钟需求。例如，参考图4，对于CLK_B而言，当在输入端SYNCIN检测到同步触发信号（如同步触发信号A_SCLKOUT1）时，对输入信号（如时钟信号A_CLKOUT0）进行分频，分别产生FPGA高速接口需要的两种时钟，GTX_REFx和FPGA_SYSREFx，基于此，可以产生7组信号（每组信号有2路，即产生14路信号），这7组信号在CLK_B的SYNCIN触发下，严格同步。

本发明实施例通过控制第一时钟模块根据第二同步触发信号以及接口时钟需求对第一次分频后的时钟信号进行第二次分频，使得提高了时钟信号的生成效率，以及确保了时钟信号的同步性。

进一步地，参考图3，图3是本发明提供的时钟信号的生成和同步方法的流程示意图之三，所述根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，包括：

步骤S43，确定数据转换器的同步时钟需求，所述预设时钟需求包括所述同步时钟需求；

步骤S44，根据所述第二同步触发信号、所述第二时钟模块以及所述同步时钟需求对所述第一次分频后的时钟信号进行第二次分频。

具体地，确定数据转换器的同步时钟需求，然后控制第二时钟模块按照第二同步触发信号以及同步时钟需求对第一次分频后的时钟信号进行第二次分频，其中，预设时钟需求包括同步时钟需求。例如，参考图4，对于CLK_C而言，当在输入端SYNCIN检测到同步触发信号（如同步触发信号A_SCLKOUT11）时，对输入信号（如时钟信号A_CLKOUT10）进行分频，产生高速转换器AD/DA需要的同步时钟ADDA_SYSREFx，同时产生7组（每组信号有2路，即产生14路信号）用户自定义的时钟供FPGA处理信号使用，这7组信号在CLK_C的SYNCIN触发下，严格同步。

本发明实施例通过控制第二时钟模块按照第二同步触发信号以及同步时钟需求对第一次分频后的时钟信号进行第二次分频，使得提高了时钟信号的生成效率，以及确保了时钟信号的同步性。

下面对本发明实施例提供的时钟信号的生成和同步装置进行描述，下文描述的时钟信号的生成和同步装置与上文描述的时钟信号的生成和同步方法可相互对应参照。

参考图5，图5是本发明实施例提供的时钟信号的生成和同步装置的结构示意图，在本发明实施例中，时钟信号的生成和同步装置包括接收模块501、生成模块502、第一分频模块503和第二分频模块504；

所述接收模块501，用于接收外部时钟信号，对所述外部时钟信号进行两级分发；

所述生成模块502，用于在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；

所述第一分频模块503，用于根据所述第一同步触发信号以及所述第一时钟模块对两级分发后的外部时钟信号进行第一次分频；

所述第二分频模块504，用于根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。

本发明实施例提供的时钟信号的生成和同步装置，通过接收外部时钟信号，对外部时钟信号进行两级分发；在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；根据第一同步触发信号以及第一时钟模块对两级分发后的外部时钟信号进行第一次分频；根据第二同步触发信号、第二时钟模块以及预设时钟需求对第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。通过基于同步触发信号对时钟信号进行多级分频处理，使得所生成的时钟信号具有同步性和时钟频率可调整，从而确保了时钟信号的同步性，提高了时钟信号的生成效率。

在一个实施例中，所述接收模块501具体用于：

根据第一时钟缓存对所述外部时钟信号进行第一级分发，得到第一路外部时钟信号和第二路外部时钟信号；

根据第二时钟缓存对所述第一路外部时钟信号进行第二级分发，并将所述第二路外部时钟信号发送至下一级联设备。

在一个实施例中，所述生成模块502具体用于：

根据触发缓存对所述第一同步触发信号进行触发分发，得到第一路同步触发信号和第二路同步触发信号；

将所述第二路同步触发信号发送至所述下一级联设备。

在一个实施例中，所述第一分频模块503具体用于：

根据所述第一路同步触发信号以及所述第一时钟模块对所述第二级分发后的外部时钟信号进行第一次分频。

在一个实施例中，所述第二分频模块504具体用于：

确定接口时钟需求，所述预设时钟需求包括所述接口时钟需求；

根据所述第二同步触发信号、所述第二时钟模块以及所述接口时钟需求对所述第一次分频后的时钟信号进行第二次分频。

在一个实施例中，所述第二分频模块504具体用于：

确定数据转换器的同步时钟需求，所述预设时钟需求包括所述同步时钟需求；

根据所述第二同步触发信号、所述第二时钟模块以及所述同步时钟需求对所述第一次分频后的时钟信号进行第二次分频。

在一个实施例中，所述生成模块502具体用于：

配置所述第一时钟模块中所述接口的预设输出模式。

图6示例了一种电子设备的实体结构示意图，如图6所示，该电子设备可以包括：处理器(processor)610、通信接口(Communications Interface)620、存储器(memory)630和通信总线640，其中，处理器610，通信接口620，存储器630通过通信总线640完成相互间的通信。处理器610可以调用存储器630中的逻辑指令，以执行时钟信号的生成和同步方法，该方法包括：

接收外部时钟信号，对所述外部时钟信号进行两级分发；

在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；

根据所述第一同步触发信号以及所述第一时钟模块对两级分发后的外部时钟信号进行第一次分频；

根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。

此外，上述的存储器630中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。

另一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的时钟信号的生成和同步方法，该方法包括：

接收外部时钟信号，对所述外部时钟信号进行两级分发；

在接收到第一同步触发信号时，根据第一时钟模块以及接口的预设输出模式生成至少两个第二同步触发信号；

根据所述第一同步触发信号以及所述第一时钟模块对两级分发后的外部时钟信号进行第一次分频；

根据所述第二同步触发信号、第二时钟模块以及预设时钟需求对所述第一次分频后的时钟信号进行第二次分频，并输出第二次分频后的时钟信号。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。