半导体装置及其制作方法

技术领域

本发明涉及高电子迁移率晶体管的领域，特别是涉及一种增强型高电子迁移率晶体管。

背景技术

在半导体技术中，III-V族的半导体化合物可用于形成各种集成电路装置，例如：高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor,HEMT)。HEMT是属于具有二维电子气(two dimensional electron gas,2DEG)层的一种场效晶体管，其2DEG层会邻近于带隙不同的两种材料之间的接合面(亦即，异质接合面)。由于HEMT并非使用掺杂区域作为晶体管的载流子通道，而是使用2-DEG层作为晶体管的载流子通道，因此相较于现有的金属氧化物半导体场效晶体管(MOSFET)，HEMT具有多种吸引人的特性，例如：高电子迁移率及以高频率传输信号的能力。然而，在现有的HEMT的制作工艺中，需利用多道光刻及蚀刻制作工艺，以定义出HEMT的源/漏极区域和两相邻HEMT间的绝缘区域，此增加了制作工艺的复杂程度。此外，两相邻HEMT间的绝缘区域会较周遭区域更为凹陷，此也影响了绝缘区域中的内连线的平整度。因此，有必要对上述缺陷加以改善。

发明内容

有鉴于此，有必要提出一种改良的高电子迁移率晶体管，以改善现有高电子迁移率晶体管所存在的缺失。

本发明的一实施例揭露了一种半导体装置，其包括具有主动(有源)区域和绝缘区域的增强型高电子迁移率晶体管。增强型高电子迁移率晶体管包括基板、III-V族主体层、III-V族阻障层以及凹槽。III-V族主体层会被设置于基板之上。III-V族阻障层会被设置于III-V族主体层之上，并设置于主动区域和绝缘区域内。凹槽会形成于主动区域内的III-V族阻障层内。

本发明的另一实施例揭露了一种半导体装置的制作方法，半导体装置包括主动区域和绝缘区域，而且制作方法包括下列步骤：提供基板，其上设置有III-V族主体层及III-V族阻障层；在III-V族阻障层内形成第一凹槽和第二凹槽，其中第一凹槽和第二凹槽会分别位于主动区域和绝缘区域内；以及在第一凹槽和第二凹槽的底部沉积钝化层，其中部分的III-V族阻障层会位于第一凹槽和第二凹槽的下方。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1是本发明一实施例所绘示的半导体装置的俯视示意图；

图2是本发明一实施例所绘示的半导体装置的剖面示意图；

图3是本发明一实施例所绘示的基板上设置有主体层、阻障层、蚀刻掩模层的半导体装置的剖面示意图；

图4是本发明一实施例所绘示的图案化蚀刻掩模层后的半导体装置的剖面示意图；

图5是本发明一实施例所绘示的图案化III-V族阻障层后的半导体装置的剖面示意图；

图6是本发明一实施例所绘示的沉积钝化层后的半导体装置的剖面示意图；

图7是本发明一实施例所绘示的在钝化层中形成接触洞后的半导体装置的剖面示意图；

图8是本发明一实施例所绘示的在接触洞中形成导电结构后的半导体装置的剖面示意图；

图9是本发明一实施例的半导体装置的制作方法流程图；

图10是本发明一实施例的增强型高电子迁移率晶体管的俯视示意图；

图11是本发明一实施例的增强型高电子迁移率晶体管的俯视示意图。

主要元件符号说明

10 半导体装置

100-1 第一高电子迁移率晶体管

100-2 第二高电子迁移率晶体管

102A 主动区域

102B 绝缘区域

104、106 源/漏极区域

108 栅极区域

110、112 源/漏极电极

114 栅极电极

120 基板

122 缓冲层

124 III-V族主体层

125、126 III-V族阻障层

127、130 蚀刻掩模层

128A 第一凹槽

128B 第二凹槽

132 钝化层

134 接触洞

140 二维电子气区域

142 二维电子气截断区域

150、150-1、150-2、150-3 内连线

200 方法

202、204、206 步骤

T1、T2 厚度

具体实施方式

通过参考下文中的详细说明并同时结合附图，本技术领域的技术人员可理解本发明的内容。需注意的是，考虑到附图的简洁性，并为了使本技术领域的技术人员能容易了解，附图中的特定元件并非依照实际比例绘制。此外，附图中各元件的数量及尺寸仅作为示意，并非用来限制本发明的范围。

本发明说明书与附上的权利要求中会使用某些词汇来指称特定元件。本领域的技术人员应理解，半导体元件制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。在权利要求书与下文说明书中，「包含」、「包括」及「具有」等词为开放式用语，因此其应被解释为「含有但不限定为…」的意思。

说明书与权利要求中所使用的序数例如「第一」、「第二」等的用词，以修饰请求项的元件，其本身并不代表该元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。

在说明书及与权利要求中当中所提及的「耦接」、「耦合」一词包含任何直接及间接的电气连接手段。举例而言，若文中描述一第一元件耦接于一第二元件，则代表该第一元件可直接电气连接于该第二元件，或通过其他元件或连接手段间接地电气连接至该第二元件。

另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述附图中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了附图中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述也应通过类似的方式予以解释。

尽管本发明的所描述的数值范围与参数为约略值，在具体实施例中所描述的数值尽可能的精准描述。然而，由于测量过程必然会产生些许测量偏差，因此通过这些测量过程所获得的数值本质上必然会包括些许误差。此外，在下文中，术语「约」通常是指在给定数值或范围的10％、5％、1％或0.5％内。或者，术语「约」是指在所属技术领域中具有通常技术者可接受的平均的标准偏差内。本文所揭露的所有的数值范围、数量、值、与百分比，其可用于描述例如材料的重量、期间、温度、操作条件、数量比例及其类似的描述，且应被理解为受到术语「约」的修饰。据此，除非有相反的指示，本发明说明书及权利要求所阐述的数值参数是约略数，其可视需要而变化，或至少应根据所揭露的有意义的位数数字并且使用通常的进位方式，以解读各个数值参数。下文中，范围可表示为从一端点至另一端点，或是在两个端点之间。除非特别声明，否则本发明中的所有范围都包含端点。

在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。

本发明关于一种半导体装置，其包括高电子迁移率晶体管(HEMT)。HEMT可以作为电压转换器应用的功率切换晶体管。相较于硅功率晶体管，由于III-V HEMT具有较宽的能带间隙，因此具有低导通电阻(on-stateresistance)与低切换损失的特征。在本发明中，「III-V族半导体(group III-Vsemiconductor)」指包含至少一III族元素与至少一V族元素的化合物半导体，其中，III族元素可以是硼(B)、铝(Al)、镓(Ga)或铟(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或锑(Sb)。进一步而言，「III-V族半导体」可以包括：氮化镓(GaN)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)、氮化铟镓(InGaN)、其类似物或上述化合物的组合，但不限于此。此外，「III族-氮化物半导体」指包含氮与至少一III族元素的化合物半导体，例如：GaN、氮化铝(AlN)、氮化铟(InN)、AlGaN、InGaN、InAlGaN、其类似物或上述化合物的组合，但不限于此。

图1是根据本发明一实施例所绘示的半导体装置的俯视示意图。参考图1，半导体装置10中可以包括多个高电子迁移率晶体管，例如第一高电子迁移率晶体管100-1和第二高电子迁移率晶体管100-2。其中，各高电子迁移率晶体管可具有相同的结构，因此各高电子迁移率晶体管可以被视为是半导体装置10中的重复单元。以第一高电子迁移率晶体管100-1为例，其可以包括主动区域102A和绝缘区域102B。主动区域102A中可以设置有源/漏极区域114、116和栅极区域108，因此可用于实现电流传导及/或开关的功能。而绝缘区域102B会围绕主动区域102A而设置，其可用于避免两相邻的主动区域102A发生不必要的电耦合。根据一实施例，源/漏极区域114会被设置于主动区域102A的中间区域，因此栅极区域108会环绕住源/漏极区域104，且源/漏极区域106会环绕住栅极区域108。此外，为了降低接触电阻，可以在源/漏极区域104、栅极区域108和源/漏极区域106的表面上分别设置低电阻的导电电极，例如源/漏极电极110、栅极电极114和源/漏极电极112。根据一实施例，栅极电极114可以环绕源/漏极区域104，然而根据另一实施例，栅极电极114可以仅设置在源/漏极区域104的某一侧或某两侧，但不限定于此。

图2是根据本发明一实施例所绘示的半导体装置的剖面示意图，其大致对应于图1中的剖线A-A’。同时参考图1和图2，半导体装置10会至少包括基板120、III-V族主体层124、III-V族阻障层126以及第一凹槽128A，其中，III-V族主体层124会被设置于基板120之上。III-V族阻障层126会被设置于III-V族主体层124之上，并设置于主动区域102A和绝缘区域102B内。第一凹槽128A会被形成于主动区域102A内的III-V族阻障层126内。具体来说，III-V族阻障层126会连续分布在主动区域102A中，或进一步连续分布在主动区域102A和绝缘区域102B中。其中，部分III-V族阻障层126的厚度T1会厚于部分III-V族阻障层126的厚度T2。举例来说，厚度T1可以介于30-80纳米之间，而厚度T2可以介于2～10纳米之间。通过设置具有不同厚度的III-V族阻障层126，可以使得其下方III-V族主体层124的对应区域产生或不产生二维电子气(2-dimensional electron gas,2DEG)。根据一实施例，具有厚度T1的III-V族阻障层126可以对应至源/漏极区域104、106，其对应的III-V族主体层124中会产生二维电子气，而成为二维电子气区域140。相较之下，具有厚度T2的III-V族阻障层126可以对应至栅极区域108或绝缘区域102B，其对应的III-V族主体层124中则不会产生二维电子气，因而成为二维电子气截断区域142。对于此二维电子气截断区域142，其电阻值会远大于二维电子气区域140，因此可以被视为是电性绝缘区域。根据本发明，通过设置具有不同厚度的III-V族阻障层126，可以使得二维电子气只形成在特定的区域中，例如仅形成在源/漏极区域104、106中。

此外，III-V族阻障层126上方另可以设置钝化层132，以降低存在于III-V族阻障层126表面的缺陷。根据一实施例，钝化层132会直接接触第一凹槽128A的底面，或甚至填满第一凹槽128A。由于第一凹槽128A的深度不会大于150纳米，因此位于主动区域102A内的钝化层132可以具有一平坦的顶面，致使后续形成于钝化层132上方的内连线可以连续分布，而不会发生断裂的情形。

III-V族主体层124可包含一层或多层III-V族半导体层，III-V族半导体层的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定于此。此外，III-V族主体层124也可以是被掺杂的一层或多层III-V族半导体层，例如是p型的III-V族半导体层。对于p型的III-V族半导体层而言，其掺质可以是C、Fe、Mg或Zn，或不限定于此。上述III-V族阻障层126可包含一层或多层III-V族半导体层，且其组成会不同于III-V族主体层124的III-V族半导体。举例来说，III-V族阻障层126可包含AlN、A

根据一实施例，基板120和III-V族主体层124之间另可包括缓冲层122，其可以用于降低存在于基板120和III-V族主体层124之间的应力或晶格不匹配的程度。

根据一实施例，III-V族阻障层126和钝化层132之间可以另外设置有蚀刻掩模层130。在图案化III-V族阻障层126的蚀刻过程中，蚀刻掩模层130会覆盖住部分的III-V族阻障层126，以定义出第一凹槽128A的位置。蚀刻掩模层130的组成可包括氮化硅或氧化硅。根据一实施例，蚀刻掩模层130可以进一步用于定义出另一凹槽(或称为第二凹槽128B)的存在区域。具体而言，第一凹槽128A和第二凹槽128B会分别位于主动区域102A和绝缘区域102B中，且设置于III-V族阻障层126中。蚀刻掩模层130可以被视为分离于第一凹槽128A和第二凹槽128B，或是分离于第一凹槽128A和第二凹槽128B的底部。此外，部分的III-V族阻障层126会被暴露出于第一凹槽128A和第二凹槽128B的底部。因此，钝化层132除了会被填入位于主动区域102A内的第一凹槽128A之中，钝化层132也可以被填入位于绝缘区域102B内的第二凹槽128B之中。

根据一实施例，源/漏极电极110、112和栅极电极114会被设置于主动区域102A内，且栅极电极114的底部会被设置于第一凹槽128A中。源/漏极电极110、112和栅极电极114会直接接触III-V族阻障层126，使得源/漏极电极110、112和栅极电极114电耦合至相应的III-V族阻障层126。通过对源/漏极电极110、112施予适当的偏压，可以让电流流入或流出源/漏极区域104、106。此外，通过对栅极电极114施予适当的偏压，可以控制通道区域的导通程度，而让电流得以在源/漏极区域104、106之间流通。

其中，上述源/漏极电极110、112和栅极电极114可以是单层或多层结构，且其组成可以包括Al、Cu、W、Au、Pt、Ti、多晶硅等低阻值的半导体、金属或合金，但不限定于此。

为了使本技术领域中的通常知识者可据以实现本发明中所述的发明，以下进一步具体描述本发明的半导体装置的制作方法。

图3是根据本发明一实施例所绘示的基板上设置有主体层、阻障层、蚀刻掩模层的半导体装置的剖面示意图。如图3所示，基板120可以被划分成主动区域102A和设置于主动区域102A间的绝缘区域102B，基板120上可依序堆叠有缓冲层122、III-V族主体层124、III-V族阻障层125及蚀刻掩模层127。其中，上述基板120可以是块硅基板、碳化硅(SiC)基板、蓝宝石(sapphire)基板、绝缘层上覆硅(silicon on insulator，SOI)基板或绝缘层上覆锗(germanium on insulator，GOI)基板，但不限定于此，且可以通过任何合适的方式形成基板120上的各堆叠层，例如可通过分子束外延(molecular-beam epitaxy,MBE)、金属有机化学气相沉积(metal organic chemical vapor deposition,MOCVD)、氢化物气相外延(hydride vapor phase epitaxy,HVPE)、原子层沉积(atomic layer deposition,ALD)或其他合适的方式。其中，缓冲层122可能包括多个子半导体，且其整体的电阻值会高于基板120上其他层的电阻值。具体而言，缓冲层122中的部分元素的比例，例如金属元素，会由基板120往III-V族主体层124的方向逐渐改变。举例而言，对于基板120和III-V族主体层124分别为硅基板和GaN层的情形，缓冲层122可以是组成比例渐变的氮化铝镓(Al

图4是根据本发明一实施例所绘示的图案化蚀刻掩模层后的半导体装置的剖面示意图。在图3所示的制作工艺步骤之后，接着可以利用适当的光刻和蚀刻制作工艺，以图案化位于III-V族阻障层125上方的蚀刻掩模层127，而形成图案化的蚀刻掩模层130。由于部分的III-V族阻障层125不会被蚀刻掩模层130覆盖，因此在后续的蚀刻制作工艺中，未被蚀刻掩模层130覆盖的III-V族阻障层125至少会被部分蚀除，因而于III-V族阻障层125中形成凹槽。

图5是根据本发明一实施例所绘示的图案化III-V族阻障层后的半导体装置的剖面示意图。在图4所示的制作工艺步骤之后，接着可以利用蚀刻掩模层130作为蚀刻掩模，施行适当蚀刻制作工艺，以蚀刻未被蚀刻掩模层130覆盖的III-V族阻障层125，而形成图案化的III-V族阻障层126。通过此蚀刻制作工艺，可以于主动区域102A和绝缘区域102B内同时形成第一凹槽128A和第二凹槽128B，致使III-V族阻障层126被暴露出于第一凹槽128A和第二凹槽128B的底部。根据一实施例，第一凹槽128A和第二凹槽128B下方的III-V族阻障层126的厚度T2可介于2～10纳米之间。根据另一实施例，第一凹槽128A和第二凹槽128B下方的III-V族阻障层126可以被完全蚀除，使得III-V族主体层124被暴露出于第一凹槽128A和第二凹槽128B的底部。通过于主动区域102A和绝缘区域102B内形成第一凹槽128A和第二凹槽128B，可以使得二维电子气截断区域142被形成于第一凹槽128A和第二凹槽128B下方。

图6是根据本发明一实施例所绘示的沉积钝化层后的半导体装置的剖面示意图。在图5所示的制作工艺步骤之后，接着可以全面性的沉积钝化层132，使得钝化层132覆盖住III-V族阻障层126和蚀刻掩模层130，并且填入第一凹槽128A和第二凹槽128B。其中，钝化层132的组成包括氮化铝、氧化铝或氮化硅，但不限定于此，其可用于消除或减少存在于III-V族阻障层126的表面缺陷，进而提升二维电子气区域140的电子迁移率。

图7是根据本发明一实施例所绘示的在钝化层中形成接触洞后的半导体装置的剖面示意图。在图6所示的制作工艺步骤之后，接着可以施行适当的光刻和蚀刻制作工艺，以于钝化层132内形成接触洞134。根据一实施例，接触洞134只会被形成于主动区域102A内，而不会被形成于绝缘区域102B内。此外，接触洞134除了会贯穿钝化层132，部分的接触洞134也会贯穿蚀刻掩模层130，致使III-V族阻障层126可以暴露出于接触洞134的底部。

图8是根据本发明一实施例所绘示的在接触洞中形成导电结构后的半导体装置的剖面示意图。在图7所示的制作工艺步骤之后，之后再经由合适的沉积和蚀刻制作工艺，以形成填满接触洞134的导电结构，例如是源/漏极电极110、源/漏极电极112和栅极电极114，其组成可以包括钛、铝或掺杂多晶硅，但不限定于此。源/漏极电极110和源/漏极电极112可以分别电耦合至主动区域102A中的源/漏极区域104和源/漏极区域106，而栅极电极114则会电耦合至第一凹槽128A底部的III-V族阻障层126。根据一实施例，源/漏极电极110、源/漏极电极112和栅极电极114只会被设置于主动区域102A，而不会被设置于绝缘区域102B中。换句话说，源/漏极电极110、源/漏极电极112和栅极电极114会分离于第二凹槽128B。

接着，仍如图8所示，可以施行适当的沉积和蚀刻制作工艺，以于钝化层132的表面上形成多个导电内连线150。其中，内连线150可以各自电耦合至下方的源/漏极电极110、源/漏极电极112和栅极电极114。由于第一凹槽128A和第一凹槽128B的深度(此深度为蚀刻掩模层130的厚度和III-V族阻障层126的厚度T1的总和)不会大于150纳米，因此位于主动区域102A和绝缘区域102B内的钝化层132可以具有一平坦的顶面，致使形成于钝化层132上方的内连线150可以连续分布，而不会发生断裂的情形。此外，钝化层132和内连线150之间另可以设置有其他的层间介电层或蚀刻停止层，但不限定于此。

根据本发明，半导体装置10可以包括至少二增强型高电子迁移率晶体管，分别设置于主动区域102A中，且两相邻的增强型高电子迁移率晶体管可以具有共用绝缘区域102B。其中，III-V族阻障层126是设置于主动区域102A和绝缘区域102B中的连续层，其可设置于两相邻的增强型高电子迁移率晶体管之间。由于主动区域102A和绝缘区域102B中的第一凹槽128A和第二凹槽128B可以利用同一道光刻和蚀刻制作工艺而同时形成，因此可以简化制作工艺。换言之，根据本案一实施例，可利用同一道光掩模以定义出主动区域102A和绝缘区域102B，而不需额外利用另一光掩模以定义出平台(mesa)区域。此外，两相邻高电子迁移率晶体管间的绝缘区域102B的深度也不会太深，例如低于150纳米，因此绝缘区域102B中的内连线150可以具有较佳的平整度。

图9是本发明一实施例的半导体装置的制作方法流程图。根据本发明的一实施例，制作高电子迁移率晶体管的方法200可以包括：步骤202：提供半导体基板，其上设置有III-V族主体层和III-V族阻障层；步骤204：在III-V族阻障层中形成第一凹槽和第二凹槽，且第一凹槽和第二凹槽会分别位于主动区域和绝缘区域内；步骤206：在第一凹槽和第二凹槽的底部沉积钝化层，其中部分的III-V族阻障层会位于第一凹槽和第二凹槽的底部。

图10是本发明一实施例的增强型高电子迁移率晶体管的俯视示意图。图10所示的半导体装置10大致类似于图1所示的半导体装置10，然而两者的差异主要在于源/漏极区域104、106和栅极区域108设计布局。具体而言，图10所示的半导体装置10至少包括一高电子迁移率晶体管100-1，其源/漏极区域104设置于中间区域，且其俯视外观呈现圆形，栅极区域108和源/漏极区域106会依序绕住源/漏极区域104。因此，通过对栅极区域108施予特定的偏压，可以让电流在源/漏极区域104和源/漏极区域106间流通。此外，源/漏极区域104、106和栅极区域108的表面上可以设置有导电电极，例如源/漏极电极110、112和栅极电极114。源/漏极电极110的面积会小于源/漏极区域104的面积，且其可以电耦合至内连线150-1。源/漏极电极112的面积会小于源/漏极区域106的面积，且电耦合至内连线150-2。栅极电极114可以环绕住源/漏极区域104，且栅极电极114的面积会小于栅极区域108的面积，且电耦合至内连线150-3。

图11是本发明一实施例的增强型高电子迁移率晶体管的俯视示意图。图11所示的半导体装置10大致类似于图10所示的半导体装置10，然而两者的差异主要在于源/漏极区域104、106和栅极区域108设计布局。具体而言，图11所示的半导体装置10的源/漏极区域104设置于中间区域，且其俯视外观呈现矩形，栅极区域108和源/漏极区域106会依序绕住源/漏极区域104，且两者也具有矩形的俯视外观。图11所示的半导体装置10也可具有导电电极和内连线，其结构大致类似于图10所示的结构，为了简洁起见，在此不再赘述。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。