具有环状半导体鳍片的半导体元件结构的制备方法

技术领域

本公开主张2019/07/31申请的美国正式申请案第16/528,295号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体元件结构的制备方法。特别涉及一种具有一环状半导体鳍片的一垂直场效晶体管的制备方法。

背景技术

当半导体元件结构变得更小且更高度整合(highly integrated)时，已经发展出许多制造具有鳍片图案的半导体元件结构的技术。特别地是，一微影制程(photolithography process)是典型地被用来在一基底上制造电子或光电元件(electronic and optoelectronic devices)，且由微影制程所制备的光刻胶图案(photoresist patterns)是在蚀刻(etching)或离子植入(ion implantation)制程中当作是遮罩。当所需的间距尺寸(pitch size)与临界尺寸(critical dimension，CD)持续变小时，光刻胶图案的精细度(fineness)在整合程度上变成是一个非常重要的参数(importantfactor)。然而，用于制造半导体部件(semiconductor features)的微影制程在曝光设备(exposure apparatus)的持续提升的分辨率中存在有一限制。

虽然存在具有鳍片图案的半导体元件结构及其制备方法是已满足其预期目的，但其并非所有方面已完全地满足。因此，针对经由微影制程所制备的具有鳍片图案的半导体元件结构的技术，目前仍有许多问题必须克服。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体元件结构的制备方法。该半导体元件结构的制备方法包括在一基底上形成一环形结构；执行一蚀刻制程，以在该环形结构下方形成一环状半导体鳍片；在该基底通过该环状半导体鳍片的一顶部上，形成一处理区；在该环状半导体鳍片的一侧表面上，选择地形成一间隙子；在该基底与该环状半导体鳍片的一底部接触的表面上，形成一下源极/漏极区；形成一内栅极结构，该内栅极结构接触该环状半导体鳍片的一内侧壁；形成一外栅极结构，该外栅极结构接触该环状半导体鳍片的一外侧壁；以及在该环状半导体鳍片的一上部上，形成一上源极/漏极区。

在本公开的一些实施例中，该半导体元件结构的制备方法还包括：在该基底上形成一柱体；形成该环形结构以围绕该柱体，其中该柱体的一宽度大于该环形结构的一宽度；以及在形成该环形结构之后，移除该柱体。

在本公开的一些实施例中，该柱体的一宽度大于该环形结构的一宽度的三倍。

在本公开的一些实施例中，该半导体元件结构的制备方法还包括：形成一遮罩层，该遮罩层具有一缝隙，该缝隙暴露该环状半导体鳍片的一部分；以及执行一蚀刻制程，以移除该环状半导体鳍片通过该缝隙而暴露的一部分。

在本公开的一些实施例中，该缝隙暴露该内栅极结构的一部分以及该外栅极结构的一部分，而该蚀刻制程移除该内栅极结构的一部分以及该外栅极结构的一部分。

在本公开的一些实施例中，该半导体元件结构的制备方法还包括：在该下源极/漏极区的一顶部上，形成一牺牲外延半导体层，其中该下源极/漏极区由一第一种外延半导体材料所制，该牺牲外延半导体层由一第二种外延半导体材料所制，该第二种外延半导体材料不同于该第一种外延半导体材料。

在本公开的一些实施例中，该半导体元件结构的制备方法还包括：选择地氧化该牺牲外延半导体层，以形成一自对准底隔离间隙子，该自对准底隔离间隙子包含一氧化层。

在本公开的一些实施例中，该自对准底隔离间隙子使该栅极结构与该下源极/漏极区电性隔离。

在本公开的一些实施例中，形成一处理区的该步骤包括执行一离子植入制程。

在本公开的一些实施例中，该离子植入制程损伤该基底通过该环状半导体鳍片而暴露的该顶部。

在本公开的一些实施例中，形成一处理区的该步骤包括执行一离子植入制程，以在该环状半导体鳍片内侧形成一内处理区，并在该环状半导体鳍片的外侧形成一外处理区。

在本公开的一些实施例中，该环状半导体鳍片包含硅，而形成该间隙子的该步骤包括执行一热氧化制程。

在本公开的一些实施例中，该环状半导体鳍片包含硅，而形成该间隙子的该步骤包括执行一热氧化制程，以在该环状半导体鳍片的一内侧表面上形成一内间隙子，并在该环状半导体鳍片的一外侧表面上形成一外间隙子。

在本公开的一些实施例中，该半导体元件的制备方法还包括：执行一凹入制程，以将该处理屈从该基底的该顶部移除。

在本公开的一些实施例中，使用一方向性非等向性干蚀刻制程执行该凹入制程，其是经配置以垂直地蚀刻该处理区。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1为依据本公开一些实施例的一种半导体元件结构(垂直场效晶体管结构)的制备方法的流程示意图。

图2为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段的顶视示意图。

图3为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段沿着图2的剖线I-I’的剖视示意图。

图4为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段的顶视示意图。

图5为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段沿着图4的剖线I-I’的剖视示意图。

图6为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段的顶视示意图。

图7为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段沿着图6的剖线I-I’的剖视示意图。

图8为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段的顶视示意图。

图9为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段沿着图8的剖线I-I’的剖视示意图。

图10为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段的顶视示意图。

图11为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段沿着图10的剖线I-I’的剖视示意图。

图12为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段的顶视示意图。

图13为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段沿着图12的剖线I-I’的剖视示意图。

图14为依据本公开一些实施例的图13的一种半导体元件结构在将该基底的表面朝下凹入至所述多个间隙子的一底水平线下方的一目标深度之后的结构示意图。

图15为依据本公开一些实施例的图14的一种半导体元件结构在所述多个环状半导体鳍片的一延伸底部形成之后的结构示意图。

图16为依据本公开一些实施例的图15的一种半导体元件结构在执行一侧向蚀刻制程(lateral etch process)，以将所述多个环状半导体鳍片的暴露的所述多个底部侧向地蚀刻到一目标侧向凹入深度的后的结构示意图。

图17为依据本公开一些实施例的图16的一种半导体元件结构在该基底邻近所述多个环状半导体鳍片的所述多个底部的所述多个暴露部分上形成该下源极/漏极区之后的结构示意图。

图18为依据本公开一些实施例的图15的一种半导体元件结构在形成所述多个牺牲外延半导体层(sacrificial epitaxial semiconductor layers)之后的结构示意图。

图19为依据本公开一些实施例的图18的一种半导体元件结构的剖视侧视示意图，其是显示执行一氧化制程(oxidation process)以氧化所述多个牺牲外延半导体层。

图20为依据本公开一些实施例的图19的一种半导体元件结构在从所述多个环状半导体鳍片移除所述多个侧壁间隙子(sidewall spacers)之后的剖视侧视示意图。

图21为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段的顶视示意图。

图22为依据本公开一些实施例的一种半导体元件结构的制备方法中的一中间阶段沿着图21的剖线I-I’的剖视示意图。

图23为依据本公开一些实施例的图19的一种半导体元件结构在形成所述多个上源极/漏极区、该层间介电层、所述多个垂直源极/漏极接触点以及连接到下源极/漏极区的一垂直源极/漏极接触点之后的剖视侧视示意图。

图24及图25为依据本公开一些实施例的图23的一种半导体元件结构在形成一遮罩层之后的顶视示意图以及剖视侧视示意图，该遮罩层具有一缝隙(aperture)，该缝隙暴露该环状半导体鳍片的一部分。

图26及图27为依据本公开一些实施例的图25的一种半导体元件结构在通过用一介电材料填满该凹部以形成一介电区块(dielectric block)之后的顶视示意图以及剖视侧视示意图。

附图标记说明：

100 半导体元件

101 基底

102 处理区

102a 内处理区

102b 外处理区

103a 柱体

103b 柱体

104 离子植入制程

105a 环形结构

105b 环形结构

110a 开口

110b 开口

111 环状半导体鳍片

111-1 第一曲线半导体鳍片

111A 延伸底部

111-2 第二曲线半导体鳍片

113 间隙子

113a 内间隙子

113b 外间隙子

115 下源极/漏极区

115-1 第二垂直源极/漏极接触点

115A 外延材料

117 牺牲外延半导体层

119 高浓度锗半导体层

121 自对准底隔离间隙子

123 氧化制程

130A 外栅极结构

130A-1 第一曲线外栅极结构

130A-2 第二曲线外栅极结构

130B 内栅极结构

130B-1 第一曲线内栅极结构

130B-2 第二曲线内栅极结构

132A 栅极介电层

132B 栅极介电层

134A 栅极电极层

134B 栅极电极层

135A 第一栅极接触点

135A-1 第一外栅极接触点

135A-2 第二外栅极接触点

135B 第二栅极接触点

135B-1 第一内栅极接触点

135B-2 第二内栅极接触点

136 上隔离间隙子

138 层间介电层

140 上源极/漏极区

142 层间介电层

144 第一垂直源极/漏极接触点

150 遮罩层

151 缝隙

153 凹部

155 介电区块

10 制备方法

S11 步骤

S13 步骤

S15 步骤

S17 步骤

S19 步骤

S21 步骤

S23 步骤

S25 步骤

C

C

D 目标深度

D1 深度

D2 深度

d

d

H 高度

L

P 间距

T 厚度

W 平均宽度

W1 平均宽度

W2 平均内宽度(直径)

W3 平均宽度

W

W

W

W

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

图1为依据本公开一些实施例的一种垂直场效晶体管结构(vertical fieldeffect transistor structure)的制备方法10的流程示意图。该制备方法10具有步骤S11、S13、S15、S17、S19、S21、S23以及S25。

图1的步骤S11到S25是先简短介绍，然后再与图2到图20做详细说明。在步骤S11，一环形结构(ring structure)形成在一基底上。在一些实施例中，一个以上的柱体形成在基底上，且每一环形结构均分开一距离设置。在步骤S13，执行一蚀刻制程以在该环形结构下方形成一环状半导体鳍片(annular semiconductor fin)。在步骤S15，执行一离子植入(ion implanting)制程以形成一处理区(processed area)，该处理区位在基底通过环形结构而暴露的一顶部中。在步骤S17，一间隙子(spacer)选择地位在环状半导体鳍片的一侧表面上。在步骤S19，从基底的该顶部移除处理区。

请持续参考图1，在步骤S21，一下源极/漏极区(lower source/drain region)形成在基底的表面，该表面接触环状半导体片的一底部。在步骤S23，形成一内栅极结构(inner gate structure)，并与环状半导体鳍片的一内侧壁接触；以及形成一外栅极结构(outer gate structure)，并与环状半导体鳍片的一外侧壁接触。在步骤S25，一上源极/漏极区(upper source/drain region)形成在环状半导体鳍片的一上部上。

图2为依据本公开一些实施例的一种半导体元件结构(一垂直场效晶体管)100的制备方法中的一中间阶段的顶视示意图。图3为依据本公开一些实施例的该半导体元件结构100的制备方法中的一中间阶段沿着图2的剖线I-I’的剖视示意图。

如图2与图3所示，柱体103a与103b形成在一基底101上。在一些实施例中，从图2的顶视图来看，柱体103a与103b为圆形，其中柱体103a具有一中心C

在一些实施例中，基底101由硅所制。或者是，基底101可包含其他元素半导体材料(elementary semiconductor material)，例如锗(germanium，Ge)。在一些实施例中，基底101由化合物半导体(compound semiconductor)所制，例如碳化硅(silicon carbide)、氮化镓(gallium nitride)、砷化镓(gallium arsenic)、砷化铟(indium arsenide)，或磷化铟(indium phosphide)。在一些实施例中，基底101由一合金半导体(alloysemiconductor)所制，例如硅锗(silicon germanium)、硅锗碳化物(silicon germaniumcarbide)、砷化镓磷化物(gallium arsenic phosphide)或磷铟镓化物(gallium indiumphosphide)。在一些实施例中，基底101包含一绝缘体上覆半导体(semiconductor-on-insulator)基底，例如一绝缘体上覆硅(silicon-on-insulator，SOI)基底、一绝缘体上覆硅锗(silicon germanium-on-insulator，SGOI)基底，或一绝缘体上覆锗(germanium-on-insulator，GOI)基底。绝缘体上覆半导体(semiconductor-on-insulator)基底是可分开使用氧气植入(implantation of oxygen，SIMOX)、晶圆接合(wafer bonding)及/或其他适合的方法进行制造。在一些实施例中，基底101包含不同材料层(例如介电层、半导体层及/或导电层)，其是经配置以形成集成电路(integrated circuit，IC)特征(features)(例如掺杂区/特征、绝缘特征、栅极特征、源极/漏极特征(包括外延源极/漏极特征)、内部连接特征、其他特征，或其组合)。

再者，依据一些实施例，柱体103a与103b由介电材料所制。在一些实施例中，柱体103a与103b包含氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅(silicon oxycarbide，SiOC)、氮碳化硅(silicon carbonitride，SiCN)、氮碳氧化硅(silicon oxidecarbonitride，SiOCN)、其他可应用的材料，或其组合。

此外，柱体103a与103b由一沉积制程与一图案化制程所形成。举例来说，一材料层(图未示)可沉积在基底101上，且可图案化该材料层以在基底101上形成柱体103a与103b。该沉积制程可包括一化学气相沉积(chemical vapor deposition，CVD)制程、一物理气相沉积(physical vapor deposition，PVD)制程、一原子层沉积(atomic layer deposition，ALD)制程、一旋涂(spin-on)制程、其他可应用制程，或其组合。

在一些实施例中，该图案化制程包括一微影(photolithography)制程以及一接下来的蚀刻制程。微影制程可在该材料层的一顶表面上形成多个光刻胶图案(图未示)。微影制程可包括光刻胶涂布(photoresist coating)(例如旋转涂布(spin-on costing))、软烘烤(soft baking)、遮罩对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure baking)、显影光刻胶(developing the photoresist)、清洗(rinsing)，以及干燥(drying)(例如：硬烘烤(hard baking))。在一些实施例中，该蚀刻制程为一干蚀刻制程、一湿蚀刻制程，或其组合。

理应注意的是，依据一些实施例，宽度W

图4为依据本公开一些实施例中的半导体元件100的制备方法中的一中间阶段的顶视示意图。图5为依据本公开一些实施例的该半导体元件100的制备方法中的一中间阶段沿着图4的剖线I-I’的剖视示意图。

如图4及图5所示，形成围绕柱体103a与103b的环形结构105a与105b。更特别地是，依据一些实施例，环形结构105a完全地包围并直接接触柱体103a的各侧壁，环形结构105b完全地包围并直接接触柱体103b的各侧壁。换言之，柱体103a的各侧壁均被环形结构105a所覆盖，柱体103b的各侧壁均被环形结构105b所覆盖。

使用来形成环形结构105a与105b的一些材料与制程，类似于用来形成柱体103a与103b的材料与制程，因此不再在文中重复。然而，理应注意的是，柱体103a与103b的材料是不同于环形结构105a与105b的材料。所述多个环形结构105a与105b可使用许多方法所形成(例如沉积)，例如：使用臭氧(O

依据一些实施例，如图5所示，环形结构105a具有一宽度W

图6为依据本公开一些实施例中的半导体元件结构100的制备方法中的一中间阶段的顶视示意图。图7为依据本公开一些实施例的该半导体元件结构100的制备方法中的一中间阶段沿着图6的剖线I-I’的剖视示意图。

如图6及图7所示，移除柱体103a与103b以形成开口110a与110b。在一些实施例中，移除柱体103a以形成开口110a，以使环形结构105a完全地包围开口110a；以及移除柱体103b以形成开口110b，以使环形结构105b完全地包围开口110b。在一些实施例中，基底101的顶表面通过开口110a与110b而暴露。

在一些实施例中，通过例如一干蚀刻制程的一蚀刻制程移除柱体103a与103b。如上所述，柱体103a与103b的材料不同于环形结构105a与105b的材料，且所选择的柱体103a与103b及环形结构105a与105b的材料，使柱体103a与103b相对于环形结构105a与105b的蚀刻选择性(etching selectivity)高。因此，通过蚀刻制程以移除柱体103a与103b，同时环形结构105a与105b可余留在正确位置，且可获得开口110a与110b。

图8为依据本公开一些实施例中的半导体元件结构100的制备方法中的一中间阶段的顶视示意图。图9为依据本公开一些实施例的该半导体元件结构100的制备方法中的一中间阶段沿着图8的剖线I-I’的剖视示意图。请参考图8及图9，执行一蚀刻制程对基底101进行蚀刻，以形成所述多个环状半导体鳍片111，其中所述多个环形结构105a与105b使用来当作具有影像(images)的硬遮罩(hardmasks)，所述多个硬遮罩是界定出从基底101所形成的所述多个环状半导体鳍片111。

所述多个环状半导体鳍片111通过将机底通过所述多个蚀刻硬遮罩105a与105b而暴露的所述多个部分朝下凹入至如图9所示的一目标深度(target depth)D所形成。所述多个环状半导体鳍片111形成有一平均宽度W1，且相互分开一间距(pitch)P。形成所述多个环状半导体鳍片111以具有目标长度(target lengths)(图未示)，所述多个目标长度在Y方向延伸。在一些实施例中，所述多个环状半导体鳍片111形成有一平均内宽度(直径)W2。在一些实施例中，所述多个环状半导体鳍片111的所述多个相邻对(adjacent pairs)是分开一平均宽度W3设置。在一些实施例中，W2大于W1，且W2大致地相同于W3。在一些实施例中，W2约大于W1的3倍。在一些实施例中，W3约大于W1的3倍。

在一实施例中，所述多个环状半导体鳍片111的平均宽度W1约在5nm到20nm的范围内，所述多个环状半导体鳍片111的长度约在50nm到1000nm范围内，且所述多个环状半导体鳍片111的间距P约在20nm到100nm的范围内。再者，所述多个环状半导体鳍片111的初始高度(由凹入深度D所界定)约在30nm到100nm的范围内。术语“平均宽度”代表实际上的事实，每一垂直半导体鳍片111可具有从该垂直半导体鳍片的顶部到底部的一略微倾斜的侧壁轮廓。就这一点而言，一半导体鳍片的术语“平均宽度”代表半导体鳍片横越其垂直高度的一中间宽度(mean width)。

图10为依据本公开一些实施例中的半导体元件结构100的制备方法中的一中间阶段的顶视示意图。图11为依据本公开一些实施例的该半导体元件结构100的制备方法中的一中间阶段沿着图10的剖线I-I’的剖视示意图。如图10及图11所示，半导体制备方法的一下一阶段包括在基底101通过所述多个环状半导体鳍片111而暴露的一顶部上形成多个处理区(processed areas)102。在一些实施例中，多个处理区102具有一内处理区102a以及一外处理区102b，内处理区102a位在环状半导体鳍片111内侧，外处理区102b位在环状半导体鳍片111外侧。在一些实施例中，所述多个处理区102的形成可包括一离子植入制程104。相较于传统用于掺杂的离子植入，本公开实施例中的离子植入制程104的目的，在于损伤基底101的暴露的所述多个水平表面，而形成所述多个处理区102，以使接下来的间隙子113的形成可将所述多个处理区102排除在外。

图12为依据本公开一些实施例的一种半导体元件结构100的顶视示意图。图13为依据本公开一些实施例的该半导体元件结构100中沿着图12的剖线I-I’的剖视示意图。如图10及图11所示，半导体制备方法的下一阶段包括选择地在环状半导体鳍片111的所述多个侧表面上形成多个间隙子113。在一些实施例中，多个间隙子113包括一内间隙子113a以及一外间隙子113b，内间隙子113a位在环状半导体鳍片111的一内侧表面上，外间隙子113b位在环状半导体鳍片111的一外侧表面上。

如前所述，因为损伤包括基底101的所有暴露的水平表面的所述多个处理区102，所以所述多个间隙子113无法在其上形成。因此，所述多个间隙子113选择地形成在环状半导体鳍片111的所述多个侧表面上。在一些实施例中，所述多个间隙子113的形成可包括含有硅的环状半导体鳍片111的热氧化(thermal oxidation)。而当处理如所述多个环形结构105a、105b与所述多个处理区102的其他表面，以使在其上没有形成二氧化硅时，则所述的热氧化是氧化环状半导体鳍片111的所述多个侧表面，并形成一二氧化硅层，其是包括所述多个间隙子113。前述的离子植入可用在如此的实施例中，而损伤所述多个处理区102，以限制在环状半导体鳍片111的所述多个侧表面上的氧化。

请注意，为了附图的清楚起见，图12及图13的左半部是用于下列的叙述。如图14到图16所示，半导体制备方法的下一阶段包括使用一处理流程(process flow)形成所述多个下源极/漏极区115。在一初始步骤中，图14为依据本公开一些实施例的图13的一种半导体元件结构在将基底101的表面朝下凹入至所述多个间隙子113的一底水平线下方的一目标深度之后的结构示意图。在些实施例中，使用具方向性的一非等向性干蚀刻制程以执行该凹入制程(recess process)，其是经配置以垂直地蚀刻基底101的暴露表面，其是对蚀刻硬遮罩105a与所述多个间隙子113的材料具有选择性。在一些实施例中，基底101的表面还凹入到一深度D1，其中深度D1为在所述多个侧壁间隙子113的一底水平线(bottom level)下方约在30nm到50nm的范围内。在一些实施例中，该凹入制程从基底101移除所述多个处理区102。在一些实施例中，在图15中的该凹入制程导致所述多个环状半导体鳍片111的一延伸底部111A的形成，其是增加所述多个环状半导体鳍片111的高度(例如所述多个半导体鳍片111的初始高度D再增加D1)。

图16为依据本公开一些实施例的图15的一种半导体元件结构在执行一侧向蚀刻制程(lateral etch process)，以将所述多个环状半导体鳍片111的暴露的所述多个底部111-1侧向地蚀刻到一目标侧向凹入深度DL的后的结构示意图。在一些实施例中，侧向地蚀刻所述多个环状半导体鳍片111的所述多个延伸底部111A的所述多个暴露侧壁，以将所述多个环状半导体鳍片111的所述多个底部111-1的宽度缩减到大致地等于所述多个环状半导体鳍片111的上部的平均宽度W。就这一点而言，在一些实施例中，实现侧向凹入深度DL大致地等于所述多个侧壁间隙子113的一厚度。

可使用一等向性(isotropic)干蚀刻或湿蚀刻实现图16的侧向凹入制程，其是具有一蚀刻化学作用，是经配置以蚀刻基底101的半导体材料(例如硅)，所述的半导体材料对于蚀刻遮罩105a与所述多个侧壁间隙子113的隔离材料(例如SiN)具有选择性。所述等向性蚀刻制程还产生基底101的所述多个侧表面的些微凹入，以使如图16所示的一产生的凹入深度D2略大于如图15琐事的凹入深度D1。图15与图16的半导体凹入步骤的结果，如图16所示的所述多个环状半导体鳍片111具有一产生的高度H，等于D+D2。

图17为依据本公开一些实施例的图16的一种半导体元件结构在该基底101邻近所述多个环状半导体鳍片111的所述多个底部的所述多个暴露部分上形成该下源极/漏极区115的后的结构示意图。在一些实施例中，下源极/漏极区115包含结晶半导体(crystallinesemiconductor)材料，其是使用一从下至上外延成长制程(bottom-up epitaxial growthprocess)以外延生长，其中结晶半导体材料的外延生长在基底101的所述多个暴露的侧向凹入表面上开始，且连续朝上，直至达到一目标厚度T为止。在一些实施例中，所述多个下源极/漏极区的厚度T在20nm到30nm的范围内，其是小于凹入深度D2。

因为所述从下到上的成长制程，在基底101的所述多个侧表面上的外延生长率(epitaxial growth rate)，大于所述多个环状半导体鳍片111的所述多个底部的所述多个垂直侧壁上的生长率。就这一点而言，如图17所示，可以有小量的外延材料形成在位在所述多个间隙子113下方的所述多个环状半导体鳍片111的所述多个侧壁上。在一些实施例中，如图17所示，额外的外延材料115A基本上导致邻近所述多个环状半导体鳍片111的所述多个底部的所述多个下源极/漏极区115的一较厚轮廓。如将于后详述的，在一接下来的制程期间，氧化额外的外延材料，而所述接下来的制程是为形成所述多个自对准底隔离间隙子121。

以一外延半导体材料制成所述多个下源极/漏极区115，所述外延半导体材料适合于给定种类的垂直FET元件，其是形成在如图所示的元件区中。举例来说，对于n型垂直FET而言，可以多晶硅制成所述多个下源极/漏极区115，对于p型垂直FET而言，可由多晶硅锗(SiGe)(例如含有约40％的Ge浓度)制成所述多个下源极/漏极区115。可使用已知技术外延生长所述多个下源极/漏极区115，例如化学气相沉积(CVD，chemical vapor deposition)、金属有机化学气相沉积(MOCVD，metal-organic chemical vapor deposition)、低压化学气相沉积法(LPCVD，low pressure chemical vapor deposition)、分子束外延(MBE，molecular beam epotaxy)、气相外延(VPE，vapor phase epitaxy)、金属有机分子束外延(MOMBE，metal-organic molecular beam epitaxy)，或其他已知外延成长技术。选择地执行所述外延成长，以使外延半导体材料不会形成在所述多个侧壁间隙子113与蚀刻遮罩105a的所述多个暴露表面上。

在一些实施例中，所述多个下源极/漏极区115包含掺杂外延半导体材料(dopedepitaxial semiconductor material)。可使用已知技术掺杂所述多个下源极/漏极区115。举例来说，在一些实施例中，可原位掺杂(in-situ doped)所述多个下源极/漏极区115，其中在所述多个下源极/漏极区115使用一掺杂气体外延生长期间，多个掺杂物(dopants)加入外延材料中，举例来说，所述掺杂气体为一含硼(boron-containing)气体、一含磷(phosphorus-containing)或含砷(arsenic-containing)气体，对于p型FETs而言，所述含硼气体为BH

接下来，使用如图18及图19所示出的一制程形成所述多个自对准底隔离间隙子121。在一些实施例中，图18为依据本公开一些实施例的图15的一种半导体元件结构在所述多个下源极/漏极区115的顶部上形成所述多个牺牲外延半导体层117之后的结构示意图，以及图19为依据本公开一些实施例的图18的一种半导体元件结构的剖视侧视示意图，其是显示执行一氧化制程123以氧化所述多个牺牲外延半导体层117并形成所述多个自对准底隔离间隙子121。在一些实施例中，所述多个牺牲外延半导体层117通过在所述多个下源极/漏极区115的顶部上生长外延硅锗半导体材料所形成。然后，选择地氧化牺牲硅锗半导体材料，以将所述多个牺牲外延半导体层117转变成二氧化硅层，并导致所述多个自对准底隔离间隙子121的形成。

在一些实施例中，所述多个牺牲外延半导体层117的外延硅锗材料包含一锗浓度，其是大于所述多个下源极/漏极区115的外延材料的一锗浓度。举例来说，在一些实施例中，所述多个下源极/漏极区115由多晶硅(不含锗)所制，牺牲外延半导体层117可由在10％到70％的范围内的一锗浓度所形成。在由包含一给定锗浓度X％的多晶硅锗所形成的所述多个下源极/漏极区115的一些实施例中，牺牲硅锗层117可由具有在X+10％到X+70％范围内的一锗浓度所形成。牺牲外延半导体层117的较高锗浓度促进牺牲硅锗层117以一速率进行氧化，所述速率显着地大于纯硅外延材料或含有较低锗浓度的一硅锗外延材料的一氧化率。

可使用一选择的硅锗氧化制程执行如图19所示的氧化制程123，以氧化所述多个牺牲外延半导体层117的外延半导体材料，所述外延半导体材料相较于所述多个下源极/漏极区115与所述多个环状半导体鳍片111设置在邻近所述多个层115与117的所述多个下部的所述多个半导体材料，具有较高的选择性。举例来说，可使用一自由基氧化制程(radicaloxidation process)、一等离子体氧化制程(plasma oxidation process)、一低温热氧化制程(low-temperature thermal oxidation process)，或其他任何类似或是何类型的选择性氧化制程，以执行选择性的氧化制程123，所述多个制程是经配置以氧化所述多个牺牲外延半导体层117，而所述多个牺牲外延半导体层117相较于其半导体材料具有选择性。

如图19所示，选择性的氧化制程导致在所述多个底隔离间隙子121与所述多个下源极/漏极区115之间的所述多个高浓度锗半导体层119的形成。高浓度锗半导体层119选择性的氧化制程所形成，其中当所述多个硅锗牺牲层117氧化并转变成二氧化硅时，所述多个牺牲层117的锗原子基本上朝向所述多个硅锗牺牲层117与所述多个下源极/漏极区115之间的界面进行分隔(snow-plowed，雪犁)。在一些实施例中，所述多个高浓度锗半导体层119形成在所述多个下源极/漏极区115的所述多个上表面区内，其中从所述多个牺牲外延半导体层117的所述多个锗原子是注入到所述多个下源极/漏极区115的所述多个上表面内。

再如图19所示，由于选择性的氧化制程123，因此氧化额外的外延材料A(如图17所示)，借此导致所述多个自对准底隔离间隙子121噢所述多个环状半导体鳍片111的所述多个下部之间的一均匀接口(uniform interface)的形成。此外，因为氧化制程123的选择性，半导体材料在邻近所述多个自对准底隔离间隙子121处的所述多个环状半导体鳍片111的所述多个下部，没有或是不显着的数量的氧化。

图20为依据本公开一些实施例的图19的一种半导体元件结构在从所述多个环状半导体鳍片111移除所述多个侧壁间隙子(sidewall spacers)113之后的剖视侧视示意图。在一些实施例中，使用一等向性蚀刻制程(例如干或湿蚀刻)移除所述多个侧壁间隙子113，所述等向性蚀刻具有一蚀刻化学作用，其是经配置以蚀刻所述多个侧壁间隙子113的材料(例如SiN)，所述多个侧壁间隙子113的材料相较于所述多个自对准底隔离间隙子121的材料(例如SiO

图21为依据本公开一些实施例的一种半导体元件结构100的制备方法中的一中间阶段的顶视示意图。图22为依据本公开一些实施例的一种半导体元件结构100的制备方法中的一中间阶段沿着图21的剖线I-I’的剖视示意图。在如图19所示的中间结构的形成之后，如图21及图22所示，可实施所述多个FEOL制程模块(process modules)的任何适合顺序，以形成一外栅极结构(outer gate structure)130A、一内栅极结构(inner gatestructure)130B、多个上隔离间隙子(upper insulating spacers)136以及一层间介电层(ILD layer)138。

举例来说，外栅极结构130A与内栅极结构130B通过在所述多个环状半导体鳍片111的所述多个外侧壁及内侧壁上方，沉积一或多个栅极介电材质的共形层所形成，而所述多个栅极介电材质的共形层是当成栅极介电层132A及132B。举例来说，所述栅极介电材质可包含氮化物(nitride)、氮氧化物(oxynitride)，或是氧化物(oxide)，或者是具有约3.9或更大的一介电常数的一高介电常数(high-k)介电材料。特别地是，栅极介电材料的共形层可包含氧化硅、氮化硅、氮氧化硅、氮化硼、高介电常数(high-k)材料，或是其组合。所述多个高介电常数材料的例子包括金属氧化物，但并不以此为限，所述金属氧化物例如氧化铪(hafnium oxide)、硅酸铪(hafnium silicon oxide)、硅酸铪氮氧化合物(hafniumsilicon oxynitride)、氧化镧(lanthanum oxide)、氧化镧铝(lanthanum aluminumoxide)、氧化锆(zirconium oxide)、氧化锆硅(zirconium silicon oxide)、锆硅氮氧化物(zirconium silicon oxynitride)、氧化钽(tantalum oxide)、氧化钛(titanium oxide)、氧化钡锶钛(barium strontium titanium oxide)、氧化钡钛(barium titanium oxide)、氧化锶钛(strontium titanium oxide)、氧化钇(yttrium oxide)、氧化铝(aluminumoxide)、氧化铅钪钛(lead scandium tantalum oxide)、以及铌酸铅锌(lead zincniobate)。

所述高介电常数(high-k)介电材料还可包含掺杂物，例如镧或铝。在一些实施例中，栅极介电材质的共形层形成有一厚度，该厚度在0.5nm到2.5nm的范围内，其是将依据目标应用(target application)而改变。使用已知方法沉积所述多个共形栅极介电层，举例来说，该已知方法例如ALD，其是允许栅极介电材料的高度共形(high conformity)。

接下来，当成栅极电极层(gate electrode layers)134A与134B的一导电材料层是沉积并朝下平面化到蚀刻硬遮罩105a的一上表面，其是基本上移除沉积在蚀刻硬遮罩105a的所述多个上表面上方的过度沉积的(overburden)栅极介电材料与导电材料。导电材料层(其是形成栅极电极层134A与134B)通过沉积一导电材料所形成，所述导电材料例如掺杂多晶硅或非晶硅(doped polycrystalline or amorphous silicon)、锗(germanium)、硅锗(silicon germanium)、一金属(例如钨、钛、钽、铷、锆、钴、铜、铝、铅、铂、锡、银或金)、一传导金属化合物材料(conducting metallic compound material)(例如氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化铷、硅化钴或硅化镍)、纳米碳管(carbonnanotube)、导电碳(conductive carbon)、石墨烯(graphene)或这些导电材料的任何适合组合，但并不以此为限。导电材料层还可包含多个掺杂物，所述多个掺杂物在沉积期间或的后加入。使用一适合的沉积制程以沉积所述导电材料层，举例来说，所述沉积制程例如CVD、PECVD、PVD、镀覆(plating)、热或电子束气化(thermal or e-beam evaporation)、喷溅(sputtering)等等。

在平坦化制程之后，导电材料层朝下凹入到一目标深度，以形成外栅极电极层134A与内栅极电极层134B，其中凹入厚度定义为所述多个垂直FET元件德一栅极长度(L

在制造流程的下一个步骤包括在外栅极结构130A与内栅极结构130B上形成所述多个上隔离间隙子136。在一些实施例中，所述多个上隔离间隙子136通过沉积一隔离材料层所形成，所述隔离材料例如氧化硅或其他类型的隔离材料(例如低介电常数(low-k)介电材料)，例如SiN、SiBCN或SiOCN。可使用一方向性沉积制程以形成所述多个上隔离间隙子136，其是介电/隔离材料直接地沉积在所述多个侧表面，或是使用已知的时机与蚀刻技术，在平坦化与凹入介电/隔离材料之后，通过毯覆性(blanket)沉积介电/隔离材料。

所述多个上隔离间隙子136形成之后，可通过蚀刻穿经叠置层136、134A、132A并进入所述多个自对准底隔离间隙子121的一些部分的多个沟槽开口(trench openings)，然后以隔离材料填满所述多个沟槽开口，进而形成层间介电层138。此制程当作是形成一分离的外栅极结构130A，其是围绕个别的垂直半导体鳍片111设置，且其是通过层间介电层138而与其外栅极结构130A电性隔离。

图23为依据本公开一些实施例的图22的一种半导体元件结构在形成所述多个上源极/漏极区140、该层间介电层142、一第一垂直源极/漏极接触点144、连接到下源极/漏极区115的一第二垂直源极/漏极接触点115-1、连接到外栅极电极层134A的一第一栅极接触点135A以及连接到内栅极电极层134B的一第二栅极接触点135B接触点之后的剖视侧视示意图。所述多个上源极/漏极区140使用已知选择性的外延成长技术，通过在所述多个环状半导体鳍片111的所述多个暴露上部上外延生长多个掺杂外延半导体层(例如多个掺杂Si或SiGe层)所形成。

图24及图25为依据本公开一些实施例的图23的一种半导体元件结构在形成一遮罩层150之后的顶视示意图以及剖视侧视示意图，该遮罩层具有一缝隙(aperture)151，该缝隙151暴露该环状半导体鳍片111的一部分。在一些实施例中，缝隙151亦暴露内栅极结构130B与外栅极结构130A的一部分。在一些实施例中，执行一蚀刻制程以移除环状半导体鳍片111通过缝隙151而暴露的一部分，且蚀刻制程亦移除内栅极结构130B与外栅极结构130A的一暴露部分。

在一些实施例中，穿经缝隙150执行一蚀刻制程，以形成一凹部(recess)153，其是朝下凹入到所述多个底隔离间隙子121。在一些实施例中，凹部153将环状半导体鳍片111区分为一第一曲线(curved)半导体鳍片111-1以及一第二曲线半导体鳍片111-2，且第一曲线半导体鳍片111-1以及第二曲线半导体鳍片111-2设置成一环型形状，如图21所示。在一些实施例中，凹部153亦将内栅极结构130B区分为一第一曲线内栅极结构130B-1以及一第二曲线内栅极结构130B-2。在一些实施例中，凹部153亦将外栅极结构130A区分为一第一曲线外栅极结构130A-1以及一第二曲线外栅极结构130A-2。

图26及图27为依据本公开一些实施例的图22的一种半导体元件结构在通过用一介电材料填满该凹部153以形成一介电区块(dielectric block)155、连接到第一曲线外栅极结构130A-1的一第一外栅极接触点135A-1、连接到第二曲线外栅极结构130A-2的一第二外栅极接触点135A-2、连接到第一曲线内栅极结构130B-1的一第一内栅极接触点135B-1，以及连接到第二曲线内栅极结构130B-2的一第二内栅极接触点135B-2之后的顶视示意图以及剖视侧视示意图。

在一些实施例中，介电区块155使第一曲线半导体鳍片111-1与第二曲线半导体鳍片111-2电性分离。在一些实施例中，介电区块155使第一曲线内栅极结构130B-1与第二曲线内栅极结构130B-2电性分离。在一些实施例中，介电区块155使第一曲线外栅极结构130A-1与第二曲线外栅极结构130A-2电性分离。在一些实施例中，环状半导体鳍片(或环形栅极结构)可通过逮便凹部153(或介电区块155)的布局(layout)而区分为许多曲线半导体鳍片(或曲线栅极结构)。举例来说，一三角形凹部(或介电区块)将环状半导体鳍片(或环形栅极结构)区分为三个曲线半导体鳍片，而一十字形(crisscross)凹部(或介电区块)将环状半导体鳍片111区分为四个曲线半导体鳍片(或曲线栅极结构)，依此类推。

本公开的一实施例提供一种半导体元件结构的制备方法。该半导体元件结构的制备方法包括在一基底上形成一环形结构；执行一蚀刻制程，以在该环形结构下方形成一环状半导体鳍片；在该基底通过该环状半导体鳍片的一顶部上，形成一处理区；在该环状半导体鳍片的一侧表面上，选择地形成一间隙子；在该基底与该环状半导体鳍片的一底部接触的表面上，形成一下源极/漏极区；形成一内栅极结构，该内栅极结构接触该环状半导体鳍片的一内侧壁；形成一外栅极结构，该外栅极结构接触该环状半导体鳍片的一外侧壁；以及在该环状半导体鳍片的一上部上，形成一上源极/漏极区。

本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一基底；一环状鳍片，设置在该基底上；一下源极/漏极区，设置在该基底的一表面上，并接触该环状鳍片的一底部；一内栅极结构以及一外栅极结构，该内栅极结构接触该环状鳍片的一内侧壁，该外栅极结构接触该环状鳍片的一外侧壁；以及一上源极/漏极区，设置在该环状鳍片的一上部上。

本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一基底；多个曲线鳍片，设置在该基底上方；一下源极/漏极区，设置在该基底的一表面上，并接触所述多个曲线鳍片的一底部；一内栅极结构以及一外栅极结构，该内栅极结构接触所述多个曲线鳍片的一内侧壁，该外栅极结构接触所述多个曲线鳍片的一外侧壁；以及一上源极/漏极区，设置在所述多个曲线鳍片的一上部上。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。