基于多FPGA互联的收发信号恢复方法、系统以及终端

技术领域

本发明涉及电气设备领域，特别是涉及一种基于多FPGA互联的收发信号恢复方法、系统以及终端。

背景技术

在用FPGA验证SOC样机阶段，logic IP规模非常庞大，特别是图像和视频相关的IP，一个FPGA资源无法实现，需要多个FPGA才能实现。基于FPGA的emulator系统，同样需要把整个DUT分割到多个FPGA上运行，RTL规模变大，而且大量运行在一个single clkdomian，为了保证RTL验证的一致性，多个FPGA上的逻辑必须跑在一个同频的clk。

现有技术中，一般的多个FPGA内部的逻辑运行在异步模式，RTL分割点一般选择具有ready/valid或者req/ack边界处，常称为逻辑代码的异步边界。这种方案无法实现同频(single clk domain)大型RTL逻辑在多个FPGA的之间协调工作。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提供一种基于多FPGA互联的收发信号恢复方法、系统以及终端，用于解决现有技术中大型同频(single clkdomain)RTL逻辑在多个FPGA上验证难点。

为实现上述目的及其他相关目的，本发明提供一种基于多FPGA互联的收发信号恢复方法，应用应用多FPGA多个SelectIO互联的系统，所述方法包括：收发双方FPGA均使用由本地DUT clk的上升沿产生的Strobe信号进行收发管理。

于本发明的一实施例中，所述方法包括：将每个本地DUT clk时钟信号的上升沿分别做一个Strobe信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的selectIO的pll0_clkout0时钟信号上升沿，发送端SelectIO按照节拍发送RTL的分割边界信号，接受端SelectIO按照pll0_clkout0的节拍查找起始Start、恢复Payload以及检查结束End。

于本发明的一实施例中，所述封包结构包括：起始Start、可多个中间payload区域D0～Dn和结束End。

于本发明的一实施例中，所述方法包括：所述收发双发的FPGA根据各自的DUTclk，使用各自FPGA产生SelectIO的pll0_clkout0上升沿采样，逻辑处理出一个pll0_clkout0脉冲宽度strobe信号，作为发送开始，此Strobe信号后发送端FPGA内的SelectIO按节拍采样发送RTL逻辑分割后边界的信号状态值记录到封包结构的payload D0～Dn中，以令接受端FPGA内的SelectIO按节拍查找恢复出信号。

于本发明的一实施例中，所述方法包括：所述收发双发的FPGA根据各自的DUTclk，使用各自FPGA产生SelectIO的pll0_clkout0上升沿采样，逻辑处理出一个pll0_clkout0脉冲宽度strobe信号，作为接收开始，并基于和发送端约定的封包结构，开始在每个pll0_clkout0cycle时钟信号上升沿查找Start，恢复D0～Dn，检查结束END。

为实现上述目的及其他相关目的，本发明提供一种基于多FPGA互联的收发信号恢复系统，应用于多FPGA多个SelectIO互联的系统，所述收发信号恢复系统所述收发信号恢复系统包括：收发信号恢复模块，用于收发双方FPGA均使用由本地DUT clk的上升沿产生的Strobe信号进行收发管理。

于本发明的一实施例中，所述收发信号恢复模块用于将每个本地DUT clk时钟信号的上升沿分别做一个Strobe信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的selectIO的pll0_clkout0时钟信号上升沿，发送端SelectIO按照节拍发送RTL的分割边界信号，接受端SelectIO按照pll0_clkout0的节拍查找起始Start、恢复Payload以及检查结束End。

于本发明的一实施例中，所述封包结构包括：起始Start、可多个中间payload区域D0～Dn和结束End

为实现上述目的及其他相关目的，本发明提供一种基于多FPGA互联的收发信号恢复终端，包括：基于FPGA的验证平台，应用于大型RTL验证和开发；基于FPGA开发的大型应用系统，用于执行所述的基于多FPGA互联的收发信号恢复方法。

如上所述，本发明的一种基于多FPGA互联的收发信号恢复方法、系统以及终端，具有以下有益效果：对大型同频RTL的分割到多个FPGA上实现可以任意边界分割，原型功能等比例实现。FPGA SelectIO数量多，可以复用发送的信号量大。工作稳定，抗干扰能力强，易于FPGA工程实现，运行速度快。

附图说明

图1显示为本发明一实施例中的基于多FPGA互联的收发信号恢复方法的流程示意图。

图2显示为本发明一实施例中的从125Mhz的TxData_N RxData_N中找到恢复出收发信号的示意图。

图3显示为本发明一实施例中的发送端SelectIO的逻辑控制方法的流程示意图。

图4显示为本发明一实施例中的接收端SelectIO的逻辑控制方法的流程示意图。

图5显示为本发明一实施例中的基于多FPGA互联的收发信号恢复系统的结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，在下述描述中，参考附图，附图描述了本发明的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本发明的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本发明的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本发明。空间相关的术语，例如“上”、“下”、“左”、“右”、“下面”、“下方”、““下部”、“上方”、“上部”等，可在文中使用以便于说明图中所示的一个元件或特征与另一元件或特征的关系。

在通篇说明书中，当说某部分与另一部分“连接”时，这不仅包括“直接连接”的情形，也包括在其中间把其它元件置于其间而“间接连接”的情形。另外，当说某种部分“包括”某种构成要素时，只要没有特别相反的记载，则并非将其它构成要素，排除在外，而是意味着可以还包括其它构成要素。

其中提到的第一、第二及第三等术语是为了说明多样的部分、成份、区域、层及/或段而使用的，但并非限定于此。这些术语只用于把某部分、成份、区域、层或段区别于其它部分、成份、区域、层或段。因此，以下叙述的第一部分、成份、区域、层或段在不超出本发明范围的范围内，可以言及到第二部分、成份、区域、层或段。

再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。

本发明实施例中提供一种基于多FPGA互联的收发信号恢复方法，解决了现有技术中现有大型同步RTL逻辑在多个FPGA中验证问题。

下面以附图为参考，针对本发明的实施例进行详细说明，以便本发明所述技术领域的技术人员能够容易地实施。本发明可以以多种不同形态体现，并不限于此处说明的实施例。

本发明采用FPGA的SelectIO作为底层串并转换基础，基于SelectIO的差分收发机制，可以保证几百个差分对可靠有效稳定长距离传输。

如图1所示，展示本发明实施例中的基于多FPGA互联的收发信号恢复方法的流程示意图。应用多FPGA多个SelectIO互联的系统。

所述接收端(RX)为FPGA的SelectIO配置为接收模式，发送端为FPGA(TX)的SelectIO配置为发送模式，2个FPGA的发送和接受SelectIO成对互联，完成N个信号从一个FPGA的发送和另一个FPGA中对N个信号的恢复。

所述方法包括：

收发双方FPGA均使用由本地DUT clk的上升沿产生的Strobe信号进行收发管理。

可选的，所述方法包括：将每个本地DUT clk时钟信号的上升沿分别做一个Strobe信号作为发送开始，并基于封包结构，依次在每个FPGA的selectIO的pll0_clkout0时钟信号上升沿，发送端SelectIO按照节拍发送RTL的分割边界信号，接受端SelectIO按照pll0_clkout0的节拍查找起始Start、恢复Payload以及检查结束End。

可选的，对于发送端SelectIO的实现方式：收发双发的FPGA，根据各自的DUT clk，使用各自FPGA产生的SelectIO模块的pll0_clkout0上升沿采样，逻辑处理出一个pll0_clkout0脉冲宽度strobe信号，作为发送开始，此Strobe信号后发送端FPGA内的SelectIO按节拍采样发送RTL逻辑分割后边界的信号状态值记录到封包结构的payload D0～Dn中，以令接受端FPGA内的SelectIO按节拍查找恢复出信号。

可选的，对于接受端SelectIO的实现方式：接受端SelectIO按照TX端产生Strobe信号的方法，产生本地Strobe信号，作为接收开始，并基于和发送端约定的封包结构，开始在每个pll0_clkout0 cycle时钟信号上升沿查找Start，恢复D0～Dn，检查END。从Strobe信号有效开始，就开始计数pll0_clkout0 cycle值，如果在规定的pll0_clkout0 cyclecycle数内，没有能找到Start，则接受恢复数据无效；

可选的，所述封包结构包括：起始Start、一或多个中间Playload(D0～Dn)以及结束End。

举例来说，封包结构为Start+D0～D7+End。但不限于此封包格式，中间的payload可是D0～Dn。

需要注意的是，整个封包结构由pll0_clkout0/Dut_clk决定。如果约定收发端FPGA的SelectIO以1Gbps通信，那pll0_clkout0应该是1Gbps/8＝125Mhz，如果每个FPGA内的RTL逻辑希望运行在5Mhz，那么pll0_clkout0/DUT_clk＝25，理想情况Start+D0～Dn+End不能超过23，因为在DUT clk上升沿来后，产生Strobe信号还会消耗掉2个pll0_clkout0cycle。如果不考虑channel传输的physical latency，封包结构可以是Start区域、D0～D20区域、END区域。可以发送21*8个RTL分割后的边界信号。

另外，还需要考虑硬件设计FPGA直接距离以及SelectIO穿并行转换过程中的physical latency。举例来说，若硬件设计FPGA直接距离非常远，physical latency偏大，则中间payload区域的个数选择偏少一点。目前针对pll0_clkout0/Dut_clk＝25这种倍率关系，我们使用的是Start+D0～D7+End封包结构进行后续描述。

可选的，对于发送端来说，在FPGA发送芯片的每个DUT clk的上升沿，以Strobe信号作为开始，发送RTL逻辑分割后边界signal的状态值，第一个cycle发送一固定字节长度的起始(Strart)，然后第二个cycle发送D0，第三个cycle发送D1，…发到第n个cycle发送最后一个Dn-1，最后发送End，在一个DUT clk周期内，还有多余的pll0_clkout0 cycle将全部发送End，直到下一个Strobe信号到来。

可选的，对于接受端来说，在一个DUT clk周期内，根据pll0_clkout0 cycle/DUTclk比率关系,例如是25，那么Strobe消耗2个pll0_clkout0 cycle，实际约定封包是Start+D0～D7+End结构，需要10个pll0_clkout0 cycle，Rx端必须在Strobe信号有效后(25-2-10＝13)个pll0_clkout0cycle内找到Start标记，否则恢复数据无效。

可选的，所述FPGA可以为任一类型，在本申请中不作限定。优选的，所述FPGA为Xilinx FPGA。

以下结合具体实施例来说明基于多FPGA互联的收发信号恢复方法。

实施例1：基于多FPGA互联的收发信号恢复方法，如图2所示从125Mhz的TxData_NRxData_N中找到恢复出收发信号示意图。

应用于进行互联的FPGA的一或多个SelectIO，所述方法包括：

发送端SelectIO(RX)按照固定顺序发送一个DUT clk上升延后RTL逻辑分割边界信号的高低状态值。按照Start、D0～D7区域、END区域封包结构为例，在Strobe信号为高后，第一个pll0_clkout0上升沿发送Start(特殊字符)，第二个pll0_clkout0上升沿发送分割RTL边界signal0～signal7的值；第三个pll0_clkout0上升沿发送分割RTL边界signal8～signal15的值；以此发送下去，直到第九个pll0_clkout0上升沿发送分割RTL边界的signal56～signal63的值；第十个pll0_clkout0上升沿发送END(特殊字符)，如图3所示。一个DUT clk周期内后续多余的pll0_clkout0 cycle时间，都固定发送END。直到下一次DUTclk再来上升沿再产生发送的Strobe信号再启动一轮signal0～signal63更新后值的发送。接收端SelectIO(TX)按照固定封包格式按节拍有序恢复数据，从接受端的DUT clk上升沿开始，产生一个Strobe信号，接受状态机就开始在每个pll0_clkout0的上升沿检测SelectIO收到的值，如果收到Start，后续第一个pll0_clkout0的上升收到的就是signal0～signal7值，第二个pll0_clkout0的上升沿收到的就是signal8～signal15值，以此下去，第八个pll0_clkout0的上升沿收到的就是signal56～signal63值，第九个pll0_clkout0的上升沿收到的就是END区域，表示本次DUT clk内signal0～signal63全部恢复完成，如图4所示。后续等待下一次DUT clk上升沿再产生Strobe信号再开始一轮新的信号数据恢复。当然也可以更改封包结构和降低DUT clk频率，能处理更加多的边界分割signal复用传输。此例以及后续都按照SelectIO跑1Gbps，pll0_clkout0为125Mhz，DUT clk为5Mhz来举例，确定的比率25(但不限与此，SelectIO可以运行在1.6Gpbs等各自支持的速度，pll0_clkout0为SelectIO速度/8，DUT clk可以修改频率速度)。一个SelctIO线可以完成64个RTL分割产生的边界signal的传输和恢复。FPGA，有上千个SelectIO，可以处理几万signal的发送和恢复。

与上述实施例原理相似的是，本发明提供一种基于多FPGA互联的收发信号恢复系统。

以下结合附图提供具体实施例：

如图5展示本发明实施例中的一种基于多FPGA互联的收发信号恢复方法的系统的结构示意图。

应用多FPGA多个SelectIO互联的系统。所述收发信号恢复系统包括：

收发信号恢复模块51，用于收发双方FPGA均使用由本地DUT clk的上升沿产生的Strobe信号进行收发管理。

可选的，所述收发信号恢复模块51用于将每个本地DUT clk时钟信号的上升沿分别做一个Strobe信号作为发送开始，并基于封包结构，依次在每个FPGA的selectIO的pll0_clkout0时钟信号上升沿，发送端SelectIO按照节拍发送RTL的分割边界信号，接受端SelectIO按照pll0_clkout0的节拍查找起始Start、恢复Payload以及检查结束End。

可选的，所述收发信号恢复模51包括：发送端SelectIO模块511，用于收发双发的FPGA根据各自的DUT clk，使用各自FPGA产生的SelectIO模块的pll0_clkout0上升沿采样，逻辑处理出一个pll0_clkout0脉冲宽度strobe信号，作为发送和接受开始，此Strobe信号后发送端FPGA内的SelectIO按节拍采样发送RTL逻辑分割后边界的信号状态值记录到封包结构的payload D0～Dn中，以令接受端FPGA内的SelectIO按节拍查找恢复出信号。

可选的，所述收发信号恢复模块51还包括：接受端SelectIO模块512，用于接受端SelectIO按照TX端产生Strobe信号的方法，产生本地Strobe信号，作为接收开始，并基于和发送端约定的封包结构，开始在每个pll0_clkout0 cycle时钟信号上升沿查找Start，恢复D0～Dn，检查END。从Strobe信号有效开始，就开始计数pll0_clkout0 cycle值，如果在规定的pll0_clkout0cycle cycle数内，没有能找到Start，则接受恢复数据无效。

可选的，所述发送端SelectIO模块511用于在FPGA发送芯片的每个DUT clk的上升沿，以Strobe信号作为开始，发送RTL逻辑分割后边界signal的状态值，第一个cycle发送一固定字节长度的起始(Strart)，然后第二个cycle发送D0，第三个cycle发送D1，…发到第n个cycle发送最后一个Dn-1，最后发送End，在一个DUT clk周期内，还有多余的pll0_clkout0cycle将全部发送End，直到下一个Strobe信号到来。

可选的，所述接受端SelectIO模块512用于在一个DUT clk周期内，根据pll0_clkout0cycle/DUT clk比率关系,例如是25，那么Strobe消耗2个pll0_clkout0 cycle，实际约定封包是Start+D0～D7+End结构，需要10个pll0_clkout0 cycle，Rx端必须在Strobe信号有效后(25-2-10＝13)个pll0_clkout0 cycle内找到Start标记，否则恢复数据无效。

本发明实施例中提供一种基于多FPGA互联的收发信号恢复终端。

所述基于多FPGA互联的收发信号恢复终端包括：

基于FPGA的SOC验证平台，应用于大型RTL验证和开发；

基于FPGA开发的大型应用系统，用于执行如图1所述的基于多FPGA互联的收发信号恢复方法。

综上所述，本发明基于多FPGA互联的收发信号恢复方法、系统以及终端，用于解决了解决现有技术中大型同频(single clk domain)RTL逻辑在多个FPGA上验证难点。本发明对大型同频RTL的分割到多个FPGA上实现可以任意边界分割，原型功能等比例实现。FPGASelectIO数量多，可以复用发送的信号量大。工作稳定，抗干扰能力强，易于FPGA工程实现，运行速度快。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅示例性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，但凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。