晶圆重组和裸片拼接

本专利申请要求于2018年11月29日提交的美国临时专利申请序列第62/773135号的优先权权益，该临时专利申请的全部公开内容以引用方式并入本文。

技术领域

本文所述的实施方案涉及集成电路(IC)制造以及多个裸片(die)的互连。

背景技术

多芯片模块(MCM)通常是多个裸片集成在基板上的电子组件。MCM的各种实施方式包括2D、2.5D和3D封装。一般来讲，2D封装模块包括并排布置在封装基板上的多个裸片。在2.5D封装技术中，利用微凸块将多个裸片键合到中介层。中介层继而被键合到封装基板。中介层可包括用于使相邻裸片互连的布线。因此，2.5D封装中的裸片可直接连接到中介层，并且通过中介层内的布线彼此连接。一般来讲，3D封装模块包括竖直堆叠在彼此顶部上的多个裸片。因此，3D封装中的裸片可彼此直接连接，其中底部裸片直接连接到封装基板。3D封装中的顶部裸片可使用各种构型连接到封装基板，该各种构型包括焊线和穿过底部裸片的硅通孔(TSV)。

晶圆上芯片(CoW)是一种特定的并列型封装构型，其可用于提供致密布线、异质集成，并且是可扩展的。在特定构型中，裸片与中介层之间的混合键合可与金属间键合和氧化物间键合一起使用，以通过避免使用裸片到中介层连接的焊料凸块来实现高连接密度。

发明内容

描述了包括晶圆重组和裸片拼接技术的拼接式裸片封装解决方案。在一个实施方案中，芯片包括：包括多个互连的重组的芯片级后道工艺(BEOL)积层结构、在重组的芯片级BEOL积层结构上的裸片集以及在重组的芯片级BEOL积层结构上并围绕裸片集的无机间隙填充材料。无机间隙填充材料可由例如氧化物、氮氧化物(例如，SiO

在一个实施方案中，一种制造重组的晶圆的方法包括将多组裸片集面朝上安装到第一载体基板上，以及将间隙填充材料沉积到第一载体基板上并横向围绕多组裸片集中的每个裸片。例如，间隙填充材料可包括无机基体材料，诸如氧化物或硅。然后可以在多组裸片集和间隙填充材料上形成重组的芯片级BEOL积层结构。

根据实施方案的晶圆重组序列可扩展到3D封装解决方案，诸如堆叠晶圆(或晶圆到晶圆)工艺，该工艺包括将已知良好裸片的第一重组晶圆键合到已知良好裸片的第二重组晶圆，然后切单处理多个3D重组芯片。

附图说明

图1为CoW封装技术的示意性横截面侧视图图示。

图2为裸片到中介层CoW界面的示意性横截面侧视图图示。

图3为根据一个实施方案的利用晶圆重组和裸片拼接技术制造的芯片的示意性横截面侧视图图示。

图4示出了根据一个实施方案的用于与内芯片层接触的后道工艺布线。

图5示出了根据一个实施方案的用于与顶部金属层接触的后道工艺布线。

图6示出了根据一个实施方案的用于内置于原始裸片中的通孔和焊盘的后道工艺布线。

图7A至图7C是根据一个实施方案的裸片级BEOL积层结构加工序列的示意性横截面侧视图图示。

图8是根据一个实施方案的晶圆重组和裸片拼接技术的对准前裸片面朝下加工序列的工艺流程图。

图9A至图9E是根据一个实施方案的图8所示的工艺流程的具有正面重组的芯片级BEOL积层结构的示意性横截面侧视图图示。

图9F至图9K是根据一个实施方案的图8所示的工艺流程的具有背面重组的芯片级BEOL积层结构的示意性横截面侧视图图示。

图10是根据一个实施方案的晶圆重组和裸片拼接技术的对准前裸片面朝上加工序列的工艺流程图。

图11A至图11D是根据一个实施方案的图10所示的工艺流程的示意性横截面侧视图图示。

图12A是示出在CoW工艺的晶圆重组和混合键合阶段期间的粒子的示意性横截面侧视图图示。

图12B是示出了CoW混合键合工艺上的粒子敏感性的示意性顶视图图示。

图13A是示出了根据一个实施方案的在晶圆重组和裸片拼接技术工艺的晶圆重组阶段期间的较低的粒子敏感性的示意性横截面侧视图图示。

图13B是示出了根据一个实施方案的晶圆重组和裸片拼接技术工艺的互连阶段期间的粒子的示意性横截面侧视图图示。

图13C是示出了根据一个实施方案的粒子对晶圆重组和裸片拼接技术工艺的影响的示意性顶视图图示。

图14A至图14C是根据一个实施方案的铝双镶嵌工艺的示意性横截面侧视图图示。

图15A至图15D是根据一个实施方案的间隙填充沉积序列的示意性横截面侧视图图示。

图15E是根据一个实施方案的具有气隙的间隙填充的示意性横截面侧视图图示。

图15F是根据一个实施方案的具有渐缩侧壁的裸片之间的间隙填充材料的示意性横截面侧视图图示。

图16A至图16D是根据一个实施方案的包括硅墨或糊剂沉积的间隙填充沉积序列的示意性横截面侧视图图示。

图17A至图17E是根据一个实施方案的具有机械校平的晶圆重组和裸片拼接技术的对准前裸片面朝上加工序列的示意性横截面侧视图图示。

图18A是根据一个实施方案的用于保持裸片集周围的纵横比的裸片集之间的虚拟结构的示意性顶视图图示。

图18B是根据一个实施方案的用于保持载体基板边缘周围的纵横比的裸片集周围的虚拟结构的示意性顶视图图示。

图19是根据一个实施方案的晶圆重组流程的流程图。

图20是根据一个实施方案的比较堆叠晶圆、晶圆上芯片以及晶圆重组和裸片拼接技术的混合工艺流程的产量考虑的流程图。

具体实施方式

实施方案描述了2.5D封装解决方案，其中芯片可包括：包括多个互连的重组的芯片级后道工艺(BEOL)积层结构、重组的芯片级BEOL积层结构上的裸片集以及重组的芯片级BEOL积层结构上并围绕裸片集的无机间隙填充材料。

实施方案的一些方面可包括用后道工艺(BEOL)互连重组晶圆以形成并列型(SBS)异质互连。使用无机材料(例如，氧化物、硅)重组可允许更高温度的工艺，以及更精细的特征组。重组的晶圆可以是已知的用于堆叠晶圆(WoW)工艺的良好重组晶圆(KGRW)，从而提高产量。

在一些方面，重组的芯片级BEOL互连可形成(间)裸片到裸片(D2D)互连，以及(内)片上互连(支持)。在一些实施方案中，重组的芯片级BEOL互连可包括铝镶嵌(damascene)互连。例如，这些可为例如使用电沉积的单镶嵌(两步)或双镶嵌。在重组的芯片级BEOL积层结构中具有无机电介质的裸片的特定配置(有源侧朝上)可实现标准通孔和互连工艺路径。

在一些方面，封装方案可最小化或完全移除裸片上的静电放电(ESD)保护(因此更靠近片上类似总线)。这可减小电容和面积。

在各种实施方案中，参照附图来进行描述。然而，某些实施方案可在不存在这些具体细节中的一个或多个具体细节或者不与其他已知的方法和构型相结合的情况下被实施。在以下的描述中，示出许多具体细节诸如特定构型、尺寸和工艺等，以提供对实施方案的透彻理解。在其他情况下，未对熟知的半导体工艺和制造技术进行特别详细地描述，以免不必要地模糊实施方案。整个说明书中所提到的“一个实施方案”是指结合实施方案所描述的特定特征、结构、构型或特性被包括在至少一个实施方案中。因此，整个说明书中多处出现短语“在一个实施方案中”不一定是指相同的实施方案。此外，特定特征、结构、构型或特性可以任何适当的方式组合在一个或多个实施方案中。

如本文所使用的术语“在...之上”、“在...上方”、“至”、“跨越”和“在...上”可指一层相对于其他层的相对位置。一层相对于另一层来说为“在...之上”、“在...上方”、“跨越”或“在...上”或者键合“至”另一层或者与另一层“接触”可为直接与其他层接触或可具有一个或多个居间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个居间层。

在一个方面，实施方案描述了拼接式裸片芯片结构，其可实现CoW和BEOL互连技术两者的益处，同时避免了许多相关联的潜在缺点。例如，若干CoW有益特性包括异质(使用不同的基板)、每单位面积致密的I/O、每毫米致密的布线、可扩展性、再分配和再整合友好、以及提供裸片放置准确性。CoW的一些潜在缺点包括将混合键合制造线集成到设施中的花费、技术的成熟度、粒子敏感性(尤其是在测试、切片期间)以及用于混合键合的高温。

BEOL互连技术的有益特性包括为成熟的工艺(其影响产量和费用)、提供每单位面积致密的I/O、每毫米致密的布线、可扩展性、与CoW相比较低的粒子敏感性(尤其是在测试、切片期间)，以及使用适度的温度。一些潜在的缺点包括同质(相同的基板)，并且再分配和再整合可能更困难(例如，由于固定放置、重新配置的标线成本等)。

根据实施方案的拼接式裸片封装技术可获得CoW和BEOL选项两者的最佳效果。例如，实施方案可从具有重组晶圆的CoW获取异质性。另外，实施方案可从CoW获取致密IO、裸片放置准确性以及再分配和再整合友好性。实施方案还可从BEOL获取有益的特性，包括工艺成熟度、致密IO、致密布线、可扩展性、较低的粒子敏感性和适度的温度。

现在参见图1，提供了CoW封装技术的横截面侧视图图示，其中并列型(SBS)裸片110混合键合到中介层120，并且用氧化物间隙填充物130固定。如图所示，可在裸片焊盘118和中介层焊盘122之间形成金属间键合132。另外，可在裸片与中介层以及氧化物间隙填充物与中介层之间形成氧化物间键合134。已观察到，此类CoW技术可由于对颗粒非常敏感而增加成本，并且需要在混合键合期间保持严格的环境控制。另外，混合键合线可为主要的非再现费用。另一个缺点是氧化物间隙填充物130具有与硅的热膨胀CTE失配。另外，形成氧化物间隙填充是缓慢且昂贵的。这也可对薄裸片110(例如，小于20微米)和基板尺寸施加限制。参见例如图2中的裸片到中介层CoW界面的示意性横截面侧视图图示，其示出了在混合键合到中介层120和凸块140放置之后并且在移除载体基板200之前的裸片110。图2另外示出了裸片级BEOL积层结构115的布线，其可包括在半导体基板111中形成的有源器件113上方形成的一个或多个金属层和介电层。每个裸片110包括半导体基板111和裸片级BEOL积层结构115两者。裸片级BEOL积层结构115可使用传统的BEOL加工技术诸如镶嵌等形成。裸片级BEOL积层结构115可包括布线层，诸如下布线层M

根据实施方案的包括晶圆重组和裸片拼接技术的封装解决方案可保持CoW和BEOL的最佳特征。这可通过使用氧化物和集成基体重组良好的高产晶圆(已知良好重组晶圆(KGRW))来实现。这支持准确对准、异质裸片集成和裸片分配。BEOL互连可用于连接具有非常高的I/O面密度(例如5μm-10μm节距)的裸片。合适数量的较粗节距金属化层或甚至最终金属化层可用于提供高布线密度。另外，不需要混合键合，这可降低相关成本并提高产量。这可进一步降低风险和开发时间。裸片周边产量损失可通过特征尺寸与粒度尺寸的比率来管理。重组序列可能对裸片(中心)区域产量损失不太敏感。

根据实施方案的利用晶圆重组和裸片拼接技术制造的重组芯片可实现片上类似线材(或非常接近)的密度(设计并行)。线材可具有改善的T线性能并且可用于跨越更长的距离。此外，布线还可适于时钟分布，尤其适于更大的跨度。利用高密度布线，可调谐层数。线材也可用于常规片上电路(例如，可路由片上总线)。可在有源硅中形成中继器。还存在布线的测试考虑因素，诸如总线的一部分可设置在裸片中(在集成之前)。这使得能够进行测试。然后，可在顶部路由完整的总线以提供完整的功能和带宽。总体而言，BEOL布线的实施可提供更接近片上环境的外观和感觉以及用途。

根据实施方案的利用晶圆重组和裸片拼接技术制造的重组芯片还可最小化(或消除)裸片到裸片连接中的静电放电(ESD)电路，从而需要更小的面积并且减小寄生电容。ESD仍可设置在用于芯片外部焊盘的重组的芯片级BEOL布线中。

图3是根据一个实施方案的利用晶圆重组和裸片拼接技术制造的芯片300的示意性横截面侧视图图示。如图所示，芯片300包括多个并列型裸片110，其可以是分区的片上系统裸片、来自不同晶圆和来自不同过程节点的异质裸片等。裸片110组被封装在间隙填充130材料中，该间隙填充材料可以是例如氧化物(例如，氧化硅)或硅。重组的芯片级BEOL积层结构310在裸片110和间隙填充物130上方形成，芯片级BEOL积层结构310包括裸片110与一个或多个介电层318之间的通孔312、片上(芯片内)布线314和裸片到裸片(D2D)互连(布线)316。在一些实施方案中，重组的芯片级BEOL积层结构310可以包括例如最终金属化层和/或较粗节距金属化层。在一个实施方案中，金属化层可以是较厚的层，例如与裸片级BEOL积层结构115的上布线层(例如，M

根据实施方案，重组的芯片级BEOL积层结构310布线与裸片110的裸片级积层结构115进行电连接。这可用Cu-Cu布线、Al-Al布线以及Cu-Al布线方法的组合来实现。在一个实施方案中，裸片级BEOL积层结构115可主要包括Cu布线，其中上布线层(例如，M

形成氧化物间隙填充物的示例性方法包括化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低于大气压的CVD(SA-CVD)和选择性氧化物沉积(SELOX)。此类氧化物沉积技术是通常在高温下执行的外延技术，相对较慢，并且相对较昂贵。用于形成硅间隙填充物的示例性方法包括外延技术，诸如CVD、PECVD、低压CVD(LPCVD)和热丝CVD，以及溅射、硅墨、硅糊剂和电沉积。然而，外延技术诸如PECVD和LPCVD可在较低温度下执行，而热丝CVD可具有显著较高的沉积速率。可使用离子液体在低温下进行电沉积。另外，硅墨和糊剂可在低温下沉积，然后由于硅纳米粒子的熔点降低而在低温下回流。值得注意的是，用于形成硅间隙填充物的可用技术可在较低温度、较短沉积时间和潜在的较便宜装备下执行。这可影响吞吐量和成本两者。在硅材料用于提供间隙填充130材料和集成基体的情况下，硅间隙填充130材料可以是机械清洁的(即，良好的CTE匹配)。与可被限制为小于20μm高度的氧化物间隙填充130材料相比，硅间隙填充130材料还可允许包括更厚的(有源)裸片110(例如，50μm厚)。此外，硅间隙填充材料可允许在制造期间使用较大的载体基板200选项(如200mm、300mm晶圆或500x500mm面板或更大)。硅也可以是较低成本的(例如，硅可以是电沉积的、溅射的、用例如低温化学气相沉积或用墨或糊剂沉积的)，并且可以在低温(例如，小于250℃，并且小于120℃是潜在可行的)下进行。利用硅选项，可在清洁晶圆之后涂“底漆”。硅处理也可将该过程重新引入到成熟的干净fab(例如，成熟的较大生成fab，诸如90nm或180nm过程节点，这可减少非再现费用)。

根据实施方案利用用于间隙填充的硅材料可允许更厚的裸片110选项(改善热点的热扩散)，以及改善与裸片110(例如，硅)到间隙填充130(硅)的热接触。再次简要参见图1，示出了CoW薄氧化物间隙填充物130的这种比较。如图所示，在CoW实施方式中，裸片110可能需要小于20μm厚。否则，氧化物间隙填充物130可能由于应力而破裂。可另外包括氧化物附接膜211(在裸片110与机械处理硅基板200之间)，但这非常薄，并且仅提供小的耐热性增加。

值得注意的是，硅间隙填充与布线无关。硅间隙填充的重组晶圆也可用于CoW/混合键合工艺。

现在参见图3，硅间隙填充130材料可比氧化物间隙填充材料更可行地制成更厚的，并且可形成在裸片110上方，并且还可允许更厚的裸片110。无论间隙填充130材料选择如何，裸片110都可以具有至少一些部分金属布线。例如，这可包括至少传统的细节距BEOL布线(例如，M

重组的芯片级BEOL积层结构(包括所示的介电(氧化物)层318)可包括与裸片布线内类似或较粗的布线。例如，在没有ESD保护的情况下，重组的芯片级BEOL积层结构310中的芯片内布线314可包括由工艺限定的2um-10um的紧密I/O节距。裸片到裸片(D2D)互连(布线)316可以包括类似的节距，具有最小ESD保护或没有ESD保护。外部芯片焊盘150(例如，可为铝)可具有由倒装芯片凸块节距考虑因素限定的甚至更松散的I/O节距，诸如60μm-130μm。

图4示出了根据实施方案的在制造用于与内芯片层接触的重组的芯片级BEOL积层结构310期间的后道工艺布线序列。如图所示，重组的芯片级BEOL积层结构可包括一个或多个金属互连层，并且可包括镶嵌连接。另外，深通孔312可穿过裸片级BEOL层形成以接触裸片金属化。这可避免包括测试焊盘112的顶部金属层(例如，M

图5示出了根据实施方案的用于与顶部金属层接触的后道工艺布线序列。图5类似于图4，其中一个区别在于通孔312触点与顶部金属层(例如，M

现在参见图6，示出了根据实施方案的用于内置在原始裸片110中的通孔116和焊盘118的后道工艺布线序列。在此类实施方案中，在测试之后，可在处于初始晶圆格式时制造裸片110通孔116和焊盘118。因此，在测试之后，可在所示顶部金属层测试焊盘112上方形成薄氧化物114。然后在测试之后形成裸片级BEOL积层结构115通孔116和焊盘118，之后对已知良好裸片110进行切片。然后，执行重组的晶圆工艺，并且形成重组的芯片级积层结构310和裸片内互连314，以及D2D互连316。在这种情况下，在重组的芯片级BEOL积层结构310中可能需要较浅的重组的芯片级通孔312以接触裸片110金属。这可以是非常细小的节距选项，其中裸片放置准确性有限。如果面积较大，则可执行标线拼接。最后，施加外部凸块140。图6的实施方案的一些物理特性包括重组的芯片级BEOL工艺中的较细节距的较浅通孔，并且裸片级通孔116和焊盘118在探针焊盘112之上。

应当理解，虽然分开描述并示出了图4至图6，但在一些实施方案中，通孔描述可被组合。此外，虽然在重组的芯片级BEOL积层结构310中示出了单个金属或互连层，但应当理解，可形成多个金属或互连层，并且可具有不同的厚度(例如，M

图7A至图7C示出了根据实施方案的裸片级BEOL积层结构115加工序列。如图7A所示，过程序列从半导体基板111(例如，硅晶圆)开始，该半导体基板包括有源(器件)层，该有源(器件)层包括有源器件113和裸片级BEOL积层结构115，该裸片级BEOL积层结构包括可以是例如铝的极细节距金属层(例如，M

然后用测试探针测试每个单独的裸片(仍在晶圆内)，落在顶部金属层中的测试焊盘112上。然后可清洁晶圆和测试焊盘112，之后施加氧化物层114。然后可任选地在顶部金属层上形成薄氧化物层114，之后沿着切割线对裸片110进行切单(singluate)处理，如图7C所示。在此阶段，可将裸片110结合到已知良好裸片(KGD1)中。对于将提供已知良好裸片(KDG2)的第二晶圆重复该过程，并且对于另外的晶圆“2...n”依此类推。

然后提供载体，并且然后将多组已知良好裸片110安装在载体基板205上。例如，这可以是氧化物键合。在一个实施方案中，这可包括裸片110组(例如，KGD1、KGD2等)的键合。工艺流程可根据裸片110是面朝上还是面朝下安装在载体基板上而不同。

图8是根据实施方案的晶圆重组和裸片拼接技术的对准前裸片面朝下加工序列的工艺流程图。图9A至图9E是根据实施方案的图8所示的工艺流程的具有正面重组的芯片级BEOL积层结构的横截面侧视图图示。图9F至图9K是根据实施方案的图8所示的工艺流程的具有背面重组的芯片级BEOL积层结构的横截面侧视图图示。应当理解，图9A至图9E和图9F至图9K的加工序列包括不同的间隙填充基体材料(例如，氧化物、硅、氮氧化物等)。另外，若干工艺变型也是可能的。为清楚和简洁起见，图8、图9A至图9E和图9F至图9K的过程序列以及变型一起描述。

如图9A和图9F所示，加工序列可开始于操作810，其中将多组裸片集110A、110B等(包括至少两个裸片110)面朝下(有源侧向下)安装到载体基板205上。每个裸片110可具有高度变化。裸片厚度可为5μm-100μm(以便于处理)。裸片110可与载体基板205氧化物键合。例如，氧化物层114可与载体基板205上的氧化物层键合。可单独清洁进入的裸片(最少测试和划线残余)。然后，在操作815处，可任选地通过磨削或CMP抛光来减薄裸片集的较厚裸片构件。这在图9G中示出，但也可在图9A之后执行。较厚裸片构件的这种厚度减小可有利于随后的间隙填充并将裸片减小到裸片高度变化。同样，所有裸片构件都可以变薄，以提供相等的厚度，并移除裸片集中裸片构件厚度之间的阶面。

在一个实施方案中，在已知良好裸片放置(或甚至裸片切片)之前，可修复和清洁裸片测试焊盘112(例如，来自测试的铝焊盘)。之后可沉积额外的氧化物层114，并且任选地构建通孔116和焊盘118，如参见图6所述。

如图9B和图9H所示，在操作820处，将间隙填充130材料沉积在载体基板205上，使得其横向地围绕多组裸片集中的每一个裸片。然后可根据需要将间隙填充物130平面化，这可任选地暴露一个或多个裸片集110A、110B等的背面。在一些实施方案中，间隙填充130材料是氧化物。在实施硅的情况下(例如，溅射、LPCVD、热丝CVD、硅墨、硅糊剂、电沉积)，这可允许CTE与裸片110匹配。在此类硅-硅系统中，可实现更好的机械匹配。另外，与其中沉积可能花费更长时间的氧化物间隙填充相比，可潜在地使用更厚的裸片110。

然后，过程序列可根据要执行正面还是背面重组的芯片级BEOL积层结构而变化。在正面方法中，在操作830处，然后可将第二(后)载体基板200与第一(前)载体基板205相对地键合，之后在操作840处并且如图9C所示移除第一载体基板205。此时，裸片110面(有源侧)位于暴露侧上。现在参见图9D，结构被翻转，并且在操作850处，重组的芯片级BEOL积层结构310构建在多组裸片集和间隙填充130材料上。这与所述CoW序列不同，因为重组的芯片级BEOL积层结构310不需要混合键合，而是可以逐层加工序列形成，例如包括聚合物/金属或氧化物/金属。可测试各个重组的芯片级BEOL积层结构布线，之后进行切片以进行芯片切单处理，如图9E所示。图9A至图9E所示的加工序列可允许裸片110的高度变化，因为有源侧面向外以用于加工序列。

在背面D2D互连方法中，在操作835处，然后可在多组裸片集中形成硅通孔(TSV)902，或被显露(例如，显露预成形的TSV)。此时，裸片110面(有源侧)仍然面向下，并且在操作845处，重组的芯片级BEOL积层结构310构建在多组裸片集的背面、TSV 902和间隙填充130材料上，如图9I所示。如前所述，重组的芯片级BEOL积层结构310可包括D2D互连316、片上(芯片内)布线314和一个或多个介电层。因此，背面重组的芯片级BEOL积层结构310包括通过TSV 902的D2D连接。然后可将第二(后)载体基板200与第一(前)载体基板205相对地键合，之后在操作855处并且如图9J所示移除第一载体基板205。此时，裸片110面(有源侧)位于可用于连接到封装件的暴露侧上。现在参见图9K，附加的正面重组的芯片级BEOL积层结构910可任选地构建在多组裸片集和间隙填充130材料上，并且更具体地构建在裸片级BEOL积层结构115上。该结构之后可以是载体基板200的切单处理和移除、凸块140的施加、附加的WoW键合等。正面重组的芯片级BEOL积层结构910可基本上类似于先前所述的重组的芯片级BEOL积层结构120、310，并且包括相同的特征。

图10是根据实施方案的晶圆重组和裸片拼接技术的对准前裸片面朝上加工序列的工艺流程图。图11A至图11D是根据实施方案的图10所示的工艺流程的横截面侧视图图示。

应当理解，图11A至图11D的加工序列包括不同的间隙填充基体材料(例如，氧化物、硅)。另外，若干工艺变型也是可能的。为清楚和简洁起见，图10以及图11A至图11D的过程序列以及变型一起描述。

如图11A所示，加工序列可开始于操作1010，其中将多组裸片集(包括至少两个裸片110)面朝上(有源侧面朝上)安装到载体基板200上。每个裸片110可具有小的高度变化。仅例如，变化可为+/-1μm，其中每个裸片的厚度为5μm-20μm。厚度变化可小于图9A的厚度变化。裸片110可例如与载体基板200氧化物接合。可单独清洁进入的裸片(最少测试和划线残余)。如图11B所示，在操作1020处，将间隙填充130材料沉积到载体基板205上，使得其横向围绕多组裸片集中的每一个裸片。然后可根据需要将间隙填充物130平面化。现在参见图11C，在操作1030处，重组的芯片级BEOL积层结构310构建在多组裸片集110A、110B等和间隙填充130材料上。这与所述CoW序列不同，因为重组的芯片级BEOL积层结构不需要混合键合，而是可以逐层加工序列形成，例如包括聚合物/金属或氧化物/金属。重组的芯片级BEOL积层结构310的形成可包括形成通孔312，该通孔可延伸穿过间隙填充130材料。由于有源侧面朝上，因此通孔312到裸片110的高度需要足以接触裸片级BEOL积层结构115。例如，这可大于裸片110的高度变化。在平面化之后，可暴露通孔312(至少在裸片中的一个裸片上，如果厚度不同，则可能不是全部)。然后可形成重组的芯片级BEOL积层结构310的其余部分。在一些实施方案中，间隙填充130材料是氧化物。在实施硅的情况下(例如，溅射、CVD、PECVD、LPCVD、热丝CVD、硅墨、硅糊剂、电沉积)，这可允许与裸片共形、低温沉积和CTE匹配，如前所述。

然后可测试各个重组的芯片级BEOL布线，之后进行切片以进行芯片300切单处理，如图11D所示。图11A至图11D所示的加工序列可以是较便宜的加工序列选项。还参见图17A至图17E描述和示出了另外的加工序列变型，这可进一步降低加工成本。

与CoW混合键合相比，根据实施方案的晶圆重组和裸片拼接技术还可提供粒子敏感性降低。图12A是示出在CoW工艺的晶圆重组阶段和混合键合期间的粒子1200的示意性横截面侧视图图示。平面性要求可为严格的(诸如大约1nm-5nm的均方根(RMS)粗糙度)，并且甚至小粒子(例如，具有10nm的最大粒度)也可打开大量焊盘118、122，从而具有潜在产量影响。因此，粒度和平面性要求紧密相关，并且需要非常干净的组装环境，这可能是昂贵的。作为推论，10nm粒度控制可能需要比20nm更好的技术节点清洁度，这意味着设置和操作成本。图12B是示出了CoW混合键合工艺上的粒子敏感性的示意性顶视图图示。如图所示，与裸片到裸片互连125中的较精细焊盘118、122和特征/布线相比，裸片110与中介层120之间的焊盘118、122连接可以是较粗特征(例如，功率、接地焊盘等)。如图所示，粒子1200可导致这些区域中的任一个区域的产量损失，并且粒子敏感性超过混合键合区域的100％，即使较小区域中的细小特征也是如此(例如，总体的10％)。

图13A是示出根据一个实施方案的在晶圆重组和裸片拼接技术工艺的晶圆重组阶段期间的较低的粒子1200敏感性的示意性横截面侧视图图示。图13B是示出根据一个实施方案的在晶圆重组和裸片拼接技术工艺的互连阶段期间的粒子1200的示意性横截面侧视图图示。如图13A至图13B所示，通孔312高度过蚀刻可用于补偿缺陷(粒子)。大约10μm的示例性焊盘118节距和大约1μm的D2D互连316节距可以比粒子(例如，大约100nm)大得多。这比CoW案例大10X。因此，根据实施方案的晶圆重组和裸片拼接技术可通过选择物理/工艺尺寸来减小粒度敏感性。这可导致更松弛的清洁度和组装选项。作为推论，100nm粒度控制需要比200nm(非常成熟的技术节点)更好的技术节点清洁度。图13C是示出了根据一个实施方案的粒子1200对晶圆重组和裸片拼接技术工艺的影响的示意性顶视图图示。类似于图12B，与较细的焊盘118、通孔312和D2D互连316中的特征/布线相比，裸片110与重组的芯片级BEOL积层结构310之间的焊盘118连接可以是较粗特征(例如，功率、接地焊盘等)。如图所示，粒子敏感性在很大程度上受限于细节距面积(例如，总体10％)，这可提高产量。由于较粗的特征尺寸，在其他裸片区域上的粒子对产量的影响小得多。此外，通过使D2D互连316区域中的特征尺寸更大，可以进一步降低失败概率。

用于裸片拼接的重组的芯片级BEOL积层结构310互连可实现合适的导电材料和BEOL处理技术。在一些实施方案中，当利用晶圆重组和裸片拼接技术形成重组的芯片级BEOL积层结构310时，可以利用铜布线和/或铝布线。例如，铝布线可能更适合于不支持铜BEOL工艺的非常成熟的BEOL生产线。一些非常成熟的工艺和生产线仅支撑铝。铝工艺可足以用于一些应用，并且比铜便宜。在更传统的铝互连中，铝布线与钨插塞组合以用于多层细节距选项(通常作为靠近硅的下金属层)。钨工艺增加了费用，铝金属层的定义也增加了费用。相反，由于阻挡层和覆盖层防止铜扩散的成本，铜双镶嵌工艺可为昂贵的。在一个实施方案中，BEOL互连包括铝双镶嵌连接。铝双镶嵌可任选地包括回流以用于平面化和填充目的，其可超过450℃。在具有此类电沉积铝双镶嵌实施方案的一些实施方案中，不存在钨通孔，并且不存在回流。由于更平滑的形貌特征，这使能细金属节距。

图14A至图14C是根据一个实施方案的铝双镶嵌工艺的示意性横截面侧视图图示。如图所示，在图14A中，序列可包括由蚀刻阻挡层1204分开的第一介电层1402和第二介电层1406。通孔1210开口和沟槽1412开口可使用通孔第一或通孔最后的方法形成。如图14B所示，沉积本体铝层1420以填充通孔1410开口和沟槽1412开口。这之后可以是回流工艺，并且平面化导致双镶嵌互连1422，如图14C所示。

图15A至图15D是根据实施方案的间隙填充沉积序列的示意性横截面侧视图图示。在所示的特定序列中，裸片110组面朝下安装到载体基板205上，如先前参见图9A所述和所示，然而，实施方案不限于此，并且间隙填充沉积序列可利用如图11A所示面朝上安装的裸片110组来执行。然后可形成第一共形层131，如图15B所示。例如，这可为薄氧化物、氮化物、硅层等，以提供良好的台阶覆盖。在一个实施方案中，使用可导致外延生长的较高质量和较慢沉积方法诸如高温CVD工艺来形成第一共形层131。然后可沉积本体层133，如图15C所示。本体层133可使用导致较低质量材料(例如，更多缺陷)的工艺形成并且以较高速率沉积。然后可如图15D所示将间隙填充物130平面化，这可任选地暴露裸片110的背面。

根据实施方案，间隙填充130材料可由多个层形成并且可包括多层不同材料。虽然第一共形层131和本体层133在图15D中示出，但间隙填充物130可包括多个共形层和其他层叠堆。在图15E所示的实施方案中，间隙填充130层的生长特性可导致裸片110组之间的气隙1500。例如，气隙可为所得芯片结构贡献介电特性。

选择适当的间隙填充130沉积技术可另外考虑裸片高度与裸片集之间的间隙的纵横比。根据实施方案，裸片集中的相邻裸片110之间的间隙的特征在于大约1或更高(诸如1-2，或甚至高达5)的纵横比，但更高的纵横比也是可能的。对于示例性纵横比5，裸片110可具有10μm的最小裸片高度，其中间隙为2μm。然而，较低的纵横比可更易于填充，同时减少时间要求。在图15E所示的实施方案中，裸片110的侧壁199可渐缩以有利于间隙填充。

图16A至图16D是根据实施方案的包括硅墨或糊剂沉积的间隙填充沉积序列的示意性横截面侧视图图示。如图所示，序列可类似于图15A开始，其中可选地沉积第一共形层131。例如，这可以是硅的PECVD外延沉积工艺。另选地，可沉积氧化物或氮化物层。该第一共形层131形成高质量的间隙填充密封。参见图16B至图16C，可沉积硅墨或糊剂的本体层133，然后回流。例如，回流可在低于350℃的温度下发生。低回流温度可能是硅纳米晶体与墨或糊剂的尺寸和形状的结果。例如，硅纳米晶体可具有小于4nm的最大宽度。然后可如图16D所示将间隙填充物130平面化，这可任选地暴露裸片110的背面。

根据实施方案，硅墨或糊剂可另外用于机械裸片校平。图17A至图17E是根据实施方案的具有机械校平的晶圆重组和裸片拼接技术的对准前裸片面朝上加工序列的示意性横截面侧视图图示。具体地讲，图17A至图17E中所示的序列是对图11A至图11C中所示的面朝上序列的修改，其中沉积了可模制层，该可模制层用于在形成间隙填充130材料之前使裸片110的顶表面形貌变平。这允许形成重组的芯片级BEOL积层结构310，其中通孔312高度不需要对于不同高度的裸片110是不同的。该序列还允许单个载体基板加工序列，而不是图9A至图9E的利用两个载体基板的面朝下加工序列。

如图所示，该序列可开始于可模制层1710的沉积。例如，这可为可充当硅焊料的硅墨或糊剂。然后将裸片110组置于可模制层1710上，如图17B所示，接着用平表面1720进行展平。如图17C所示，裸片110的顶表面现在是水平的，并且底表面沉入可模制层1710中。然后可施加热量以设定可模制层1710，从而导致裸片通过可模制层1710附接到载体基板。这之后可以是间隙填充130材料的形成，之后是重组的芯片级BEOL积层结构310，如图17D至图17E所示。

直到此时，间隙填充130材料的沉积和裸片110组之间的纵横比已经被描述，而不考虑载体基板(晶圆)边缘或裸片集的刻绘。在图18A中所示的实施方案中，在裸片集之间形成虚拟结构1810，以保持裸片集110A、110B等周围的间隙的纵横比。例如，当切割线(由虚线示出)宽于裸片集110A、110B等内的裸片110之间的间隙时，可以利用这种构型。图18B是围绕载体基板(晶圆)边缘形成的虚拟结构1810的图示，该虚拟结构使得在边缘附近保持裸片110的间隙填充和纵横比。

现在参见图19，提供了根据实施方案的晶圆重组流的高级流程图。如图所示，在操作1910处，处理多个晶圆(1..n)以确定已知良好裸片KGD1..KGDn，其中合格的裸片110用复选标记表示，并且缺陷的裸片110用x标记表示。然后在操作1920处，将已知良好裸片集重组到晶圆上(例如，图9A至图9C；图11A至图11B；图17A至图17D)。在操作1930处，可随后抛光、清洁已知良好裸片并涂“底漆”。成熟的fab过程可用于该序列，不需要(或只需要很少的)新线。Fab序列也可被重新格式化为200mm或300mm的晶圆线，或更大的面板线诸如500mm×500mm。

然后可在操作1940处将已知良好重组晶圆(KGRW)重新引入到fab中，以用于重组的芯片级BEOL加工和D2D互连(例如，图9D；图11C；图17E)。之后在操作1950中进行测试、切片和最终封装。

另选地，此时可将具有重组的芯片级BEOL积层结构的KGRW键合以用于3D堆叠晶圆(WoW)封装，而不是测试和切片。在所示的情况下，对于3D封装解决方案，在操作1945处将KGRW1和KGRWn与堆叠晶圆键合进行键合，然后在操作1955处进行切片和最终封装。

图20是根据实施方案的比较堆叠晶圆、晶圆上芯片以及晶圆重组和裸片拼接技术的混合工艺流程的产量考虑的流程图。如图所示，x标记表示有缺陷的裸片，而复选标记表示测试后合格的裸片。如图所示，在WoW技术中，浪费了有源裸片。底部裸片和顶部裸片均必须具有产量。在无产量的裸片上浪费了工艺成本。对于CoW技术，保存有源裸片。在基础晶圆的无产量部分上浪费了工艺成本。在使用KGD1底部晶圆和KDG2顶部晶圆的混合方法中，改善了基础晶圆和顶部晶圆的产量。工艺成本较低，因为顶部裸片和底部裸片均具有高产量裸片。因此，根据实施方案的重组的晶圆可在堆叠晶圆技术(表面、对准、TSV、键合制备)中使用以用于制造3D重组芯片。

在利用实施方案的各个方面时，对本领域技术人员显而易见的是，对于用晶圆重组和裸片拼接技术形成芯片而言，以上实施方案的组合或变型是可能的。尽管以特定于结构特征和/或方法行为的语言对实施方案进行了描述，但应当理解，所附权利要求并不一定限于所描述的特定特征或行为。所公开的特定特征和行为相反应当被理解为用于进行例示的权利要求的实施方案。