集成电路和形成集成电路的方法

技术领域

本申请的实施例涉及集成电路和形成集成电路的方法。

背景技术

磁阻随机存取存储器(MRAM)是有前途的非易失性数据存储技术。MRAM存储单元的核心(或“位”)是磁性隧道结(MTJ)，其中介电层夹在磁性固定层(参考层)和可以改变磁化取向的磁性自由层(自由层)之间。由于隧道磁阻效应，参考层和自由层之间的电阻值随自由层中的磁化取向切换而变化。平行磁化(P状态)导致更低的电阻，而反平行磁化(AP状态)导致更高的电阻。电阻值的两个状态被认为是存储在MRAM单元中的两个逻辑状态“1”或“0”。

在自旋传递扭矩MRAM(STT-MRAM)单元中，通过整个MTJ(即，参考层、介电层和自由层)施加写入电流，这通过自旋传递扭矩效应设置了自由层的磁化取向。即，写入电流通过与MRAM的读取路径相同的路径。在自旋轨道扭矩MRAM(SOT-MRAM)单元中，MTJ结构位于具有大自旋轨道相互作用的重金属层上。自由层与重金属层直接接触。在自旋-轨道耦接效应下，通过重金属层注入的面内电流感应出自旋转矩，该效应通常包括Rashba效应或自旋Hall效应(SHE效应)中的一个或多个。写入电流不通过垂直MTJ。相反，写入电流通过重金属层。通过自旋轨道扭矩效应设置自由层中的磁化取向。更具体地，当将电流面内注入重金属层中时，自旋轨道耦合导致正交的自旋电流，这产生自旋扭矩并且在自由层中引起磁化反转。

发明内容

本申请的一些实施例提供了一种集成电路，包括：垂直磁性隧道结堆叠件，具有第一磁层、第二磁层以及位于所述第一磁层和所述第二磁层之间的阻挡层；第一电极，位于所述垂直磁性隧道结堆叠件下方；第二电极，位于所述垂直磁性隧道结堆叠件上方；第一介电层，横向包裹所述垂直磁性隧道结堆叠件；以及第二介电层，横向包裹所述第一介电层。

本申请的另一些实施例提供了一种形成集成电路的方法，包括：在晶圆的第一区域上方形成第一介电层，所述第一区域包括蚀刻停止层上方的垂直磁性隧道结结构，所述蚀刻停止层延伸穿过晶圆的横向位于所述第一区域旁边的第二区域；在所述晶圆的所述第一区域上方形成第二介电层并且密封所述第一介电层；在所述晶圆的所述第一区域和所述第二区域上方形成第三介电层并且密封所述第二介电层；在第一蚀刻操作中，在所述第三介电层中形成暴露所述第二介电层的位于所述垂直磁性隧道结结构上方的第一部分的第一开口以及暴露所述蚀刻停止层的位于所述第二区域中的第二部分的第二开口；在第二蚀刻操作中，去除所述第二介电层的从所述第一开口暴露的所述第一部分，并且通过所述第一开口暴露所述第一介电层的第三部分，以及去除所述蚀刻停止层的从所述第二开口暴露的所述第二部分；通过湿清洁去除所述第一介电层的所述第三部分；以及在接触所述垂直磁性隧道结结构的所述第一开口中形成第一互连结构，以及在延伸穿过所述蚀刻停止层的所述第二开口中形成第二互连结构。

本申请的又一些实施例提供了一种集成电路，包括：衬底；第一层间介电层，位于所述衬底上方；第一金属化部件和第二金属化部件，位于所述第一层间介电层中；蚀刻停止层，位于所述第一层间介电层上方；第二层间介电层，位于所述蚀刻停止层上方；垂直磁性隧道结堆叠件，位于所述第二层间介电层中，所述垂直磁性隧道结堆叠件具有第一磁层、第二磁层以及垂直位于所述第一磁层和所述第二磁层之间的阻挡层；第一保护层，围绕所述垂直磁性隧道结堆叠件的侧壁；第二保护层，围绕所述第一保护层；第一电极，位于所述垂直磁性隧道结堆叠件下方、延伸穿过所述蚀刻停止层并且接触所述第一金属化部件；第二电极，位于所述垂直磁性隧道结堆叠件上方；第一互连结构，从所述第二层间介电层的表面延伸至所述第二电极；以及第二互连结构，从所述第二层间介电层的所述表面延伸至所述第二金属化部件。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。在附图中，除非上下文另外指出，否则相同的参考标号表示相同的元件或步骤。附图中元件的尺寸和相对位置未必按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的示例性实施例的示例性MRAM结构。

图2是根据本发明的示例性实施例的示例性MRAM单元。

图3A至图3D示出了根据本发明示例性实施例的在第一制造工艺的各个阶段中的晶圆。

图4A至图4K示出了根据本发明的示例性实施例的在第二制造工艺的各个阶段中的晶圆。

图5A至图5D示出了根据本发明的示例性实施例的在第三制造工艺的各个阶段中的晶圆。

具体实施方式

以下公开内容提供了许多用于实现所描述主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本描述。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

在以下描述中，阐述了某些具体细节以提供对本发明的各个实施例的透彻理解。但是，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本发明。在其它情况下，未详细描述与电子组件和制造技术相关联的众所周知的结构，以避免不必要地使本发明的实施例的描述不清楚。

除非上下文另有要求，否则贯穿以下整个说明书和权利要求书，词语“包括(comprise)”和它的变体，诸如“包含(comprises)”和“含有(comprising)”，应以开放的、包容性的意义来解释，即，“包括，但不限于”。

诸如第一、第二和第三的序数的使用不一定意味顺序的等级感，而是仅可以区分步骤或结构的多个实例。

贯穿整个说明书，对“一个实施例”或“实施例”的参考意味着结合实施例描述的特定部件、结构或特性包括在至少一个实施例中。因此，贯穿整个说明书，各处出现的短语“在一个实施例中”或“在实施例中”不一定都指的是相同的实施例。此外，在一个或多个实施例中，特定部件、结构或特性可以以任何合适的方式组合。

如在本说明书和所附权利要求书中所使用的，单数形式“一(a)”、“一个(an)”和“这个(the)”包括复数个参考对象，除非内容另外明确指出。也应该指出，除非内容清楚地另外指出，否则术语“或”通常以包括“和/或”的含义使用。

本申请针对在集成工艺中形成至磁性隧道结(MTJ)结构和逻辑器件的连接部件的互连结构的方法。在连接部件所属的金属化层上方形成MTJ结构。因此，至MTJ结构的第一互连结构比至逻辑器件的连接部件的第二交互结构短，并且通常比至逻辑器件的连接部件的第二交互结构宽。在集成孔蚀刻工艺中，例如，一起蚀刻MTJ结构的孔和连接部件的孔，MTJ结构暴露于更大剂量的蚀刻剂。

在MTJ结构上方形成两层介电材料。两层介电材料防止大剂量蚀刻剂损坏MTJ结构。在一些实施例中，两层介电材料的外部/上部层包括与蚀刻停止层相同的介电材料，该蚀刻停止层位于层间介电层之间，例如，位于逻辑器件的连接部件之上。因此，相同的蚀刻工艺将去除至MTJ的孔中的介电材料的外部层，并且将去除至连接部件的孔中的蚀刻停止层。两层介电材料的内部/下部层具有大于外部/上部层的高蚀刻选择性。因此，蚀刻工艺至少不完全去除介电材料的内部层。即，在分别形成至MTJ结构的孔和至逻辑器件的连接部件的孔的蚀刻工艺之后，MTJ结构仍然由内部层覆盖。介电材料的内部层对用于湿清洁至连接部件的孔和至MTJ结构的孔的酸性溶液敏感。因此，湿清洁工艺去除介电材料的在至MTJ结构的孔中暴露的内部/下部层，并且在相应孔中暴露MTJ结构。

在湿清洁之后，在相同的金属沉积工艺中，在至MTJ结构的孔中以及在至连接部件的孔中形成导电材料。

在集成电路(IC)中，MTJ结构形成为后段制程工艺的一部分。MTJ结构包括具有自由磁层、固定磁层以及位于自由磁层和固定磁层之间的阻挡层的垂直MTJ堆叠件。间隔件(例如，SiN的)横向包裹MTJ堆叠件。顶部电极和底部电极分别从MTJ堆叠件的顶面或底面接触MTJ堆叠件。介电材料的两个保护层位于间隔件的外部。底部电极通孔(BEVA)从底部电极下方接触底部电极。顶部电极通孔(TEVA)从顶部电极之上接触顶部电极。

在一些实施例中，两个保护层也横向至少部分包裹底部电极和顶部电极的侧壁。

MTJ堆叠件位于层间介电(ILD)层ILD

在一些实施例中，两个保护层中的外部一个(外部保护层)包括与蚀刻停止层相同的介电材料，例如，SiC。两个保护层中的内部一个(内部保护层)包括具有大于外部保护层的高选择性并且具有大于连接部件的材料的蚀刻选择性的介电材料，其可以包括铜、钨、钴中的一种或多种。内部保护层和外部保护层在逻辑区域中不存在。

图1示出了衬底102上方的示例性集成电路(IC)100的部分。IC 100包括具有多个MRAM单元的第一部分110，为了说明示出MRAM单元112、114。IC 100也包括具有来自MRAM单元的其它电路元件(图1中未示出)的第二部分120，例如，逻辑电路元件。图1示出了IC电路100的BEOL层和结构。在一个或多个ILD层122上方以BEOL工艺形成MRAM单元112、114，为了说明示出一个ILD层122。在一些实施例中，在一个或多个ILD层122中或之间形成诸如金属互连结构或金属线结构的金属化部件116、118。例如，金属化部件116位于第一部分110中并且位于MRAM单元112、114下方，并且金属化部件118位于第二部分120中。为了说明的目的，金属化部件116和金属化部件118位于相同的ILD层122中。

MRAM单元112、114每个分别包括MTJ结构124、126。MTJ结构124、126每个分别垂直与下部电极(BE)128、130和顶部电极(TE)132、134相邻。互连结构(例如，连接通孔(BEVA)136、138)将BE 128、130分别连接至下方相应的金属化部件116。在一些实施例中，在具有与MTJ结构124、126下方的ILD层122相同的介电材料的ILD层123中形成MTJ结构124、126以及相应的下部电极(BE)128、130和顶部电极(TE)132、134。ILD层122、123是氧化硅或低k介电材料或其它合适的介电材料。复合蚀刻停止层125位于ILD层122和ILD层123之间。在一些实施例中，复合蚀刻停止层125包括彼此之间具有蚀刻选择性的两个介电层127、129的层压板。在一些实施例中，两个层127、129中的下部一个129具有大于ILD层123的蚀刻选择性，并且用作蚀刻停止层。在一些实施例中，复合蚀刻停止层125包括SiC的蚀刻停止层129和SiC层129上方的富硅氧化物SRO层127。层127也可以包括TEOS材料。

在一些实施例中，在复合蚀刻停止层125之上形成BE 128、130，并且在复合蚀刻停止层125中形成BEVA 136、138。一些实施例也是可能的。例如，可以在复合蚀刻停止层125中形成BE 128、130。

两个保护层142、144的层压板140密封MTJ结构124、126的侧壁143、145。两个保护层142、144包括彼此之间具有蚀刻选择性的材料。在一些实施例中，两个保护层142、144中的外部一个142包括与蚀刻停止层129相同的材料或在蚀刻选择性特性上与蚀刻停止层129类似的材料。例如，在蚀刻停止层129是SiC的情况下，外部保护层142是SiC、SiOC、使用等离子体增强的原子层沉积“PEALD”工艺形成的其它介电材料或相对于蚀刻剂具有与SiC类似的蚀刻特性的其它合适的材料。在一些实施例中，内部保护层144是氧化铝(AlO

在一些实施例中，外部保护层142具有在约

在一些实施例中，间隔件层146、148分别围绕MTJ结构124、126的侧壁143、145。间隔件层146、148横向位于侧壁143、145和层压板140之间。在一些实施例中，间隔件层146、148分别位于BE 128、130上方。间隔件层146、148是SiN或其它合适的介电材料。

在一些实施例中，层压板140也至少部分密封顶部电极132、134的侧壁133、135。顶部电极132、134的上部，例如，包括顶部电极132、134的上表面137、139，并且在一些实施例中，侧壁133、135的上部从层压板140暴露。在顶部电极132、134上方形成接触顶部电极132、134的从层压板140暴露的上部的金属互连结构152、154。在一些实施例中，层压板140在第一区域110的整个表面上方延伸，除了顶部电极132、134的从层压板140暴露的上部之外。层压板不在第二区域120上方延伸。

在一些实施例中，在第二区域120中形成接触金属化部件118的金属互连结构156。具体地，金属互连结构156延伸穿过ILD 123和复合蚀刻停止层125，并且接触金属化部件118。金属互连结构152、154、156在相同的工艺中形成，并且全部从ILD 123的上表面158向下延伸。金属互连结构152、154、156相对于ILD 123的上表面158彼此共面。

在实施例中，BE 128、130包括具有适合于相应MTJ结构124、126的操作的磁性的导电氮化物。例如，BE 128、130的导电氮化物材料不影响固定MTJ结构124、126的固定层的磁极化。在实施例中，BE 128、130是TaN或TiN中的一种或多种。BEVA 136包括匹配BE 128、130的电和磁性能的材料。在实施例中，BEVA 136是TiN。在一些实施例中，BEVA 136也包括防止TiN材料渗透至周围的SiC层129和SRO/TEOS层127中的Ta或TaN中的一种或多种的阻挡层或衬垫层(为了简单未示出)。

图2示出了示例性MRAM单元112。参考图2，MRAM单元112包括BE 128。反铁磁层204布置在导电下部电极128上方，并且固定磁层206布置在反铁磁层204上方。反铁磁层204包括具有强交换耦接的材料，其具有以规则的模式与指向相反方向的相邻自旋对准的磁矩的原子。强交换耦接允许反铁磁层204固定(pin)(即，固定(fix))固定磁层206的磁极化，从而防止固定磁层206的磁极化的切换，例如，在MRAM单元112的写入操作期间。在此程度上，固定磁层206也称为MTJ结构124的固定层206。在一些实施例中，合成反铁磁(SAF)层(为了简单未示出)可以设置在反铁磁层204和固定磁层206之间。

在MTJ结构124中，固定磁层206通过介质阻挡层208与自由磁层210垂直分隔开。自由磁层210或自由层210包括能够相对于固定磁层206的磁性在平行配置和反平行配置之间切换的磁极化。上部/顶部电极132设置在自由磁层210上方。可选地，例如，氮化硅(SiN)的介电盖或间隔件层146布置在MTJ结构124周围。间隔件层146也可以是碳化物(SiC)、二氧化硅(SiO

固定磁层206、介电阻挡层208和自由磁层210形成磁性隧道结(MTJ)124。在MTJ124内，在导电下部电极128和导电上部电极132之间施加差分电压时，电子可以隧穿穿过介电阻挡层208。随着电子隧穿穿过介电阻挡层208，自由磁层210的磁极化可以改变，从而改变MTJ 124的电阻值。例如，如果自由磁层210的极性与固定磁层206的极性对准，则MTJ 124具有对应于第一数据状态(例如，逻辑“0”)的第一电阻值。如果自由磁层210的极性与固定磁层206的极性不对准，则MTJ 124具有对应于第二数据状态(例如，逻辑“1”)的第二电阻值。

在一些实施例中，导电下部或底部电极BE 128可以包括氮化钛(TiN)、氮化钽(TaN)、钛(Ti)和/或钽(Ta)。在一些实施例中，BE 128可以具有在约10nm和约100nm之间的范围内的厚度。在一些实施例中，反铁磁层204可以包括铱锰(IrMn)、铁锰(FeMn)、钌锰(RuMn)、镍锰(NiMn)和/或钯铂锰(PdPtMn)。在一些实施例中，固定磁层206可以包括钴(Co)、铁(Fe)、硼(B)和/或钌(Ru)。在一些实施例中，固定磁层206可以具有在约5nm和约10nm之间的范围内的厚度。

在一些实施例中，介电阻挡层208可以包括氧化镁(MgO)和/或氧化铝(Al

在一些实施例中，导电上部电极132可以包括氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钨(W)和/或钽(Ta)。

在一些实施例中，导电上部电极132、自由磁层210、介电阻挡层208、固定磁层206、反铁磁层204和导电上部电极132的截面是基本锐角梯形的，单独或一起作为组。导电下部电极128、自由磁层210、介电阻挡层208、固定磁层206和反铁磁层204的宽度沿z轴的向下方向保持增大。在一些实施例中，该锐角梯形截面形状通过用于形成MTJ结构124的侧壁143和上部电极132的侧壁133的离子束蚀刻(IBE)工艺形成。换句话说，自由磁层210、介电阻挡层208、固定磁层206、反铁磁层204和顶部电极132具有基本对准和倾斜的侧壁。

图3A至图3D示出了形成IC 100、MRAM单元112或其它半导体结构的各个制造阶段中的晶圆300。参考图3A，接收晶圆300。晶圆300包括半导体主体302。半导体主体302可以是晶体结构的硅衬底和/或如锗的其它元素半导体。可选地或额外地，半导体主体302可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和/或磷化铟。此外，半导体主体302也可包括绝缘体上硅(SOI)结构。半导体主体302可以包括外延层和/或可以被应变以用于增强性能。半导体主体302也可以包括根据本领域已知的设计要求的各个掺杂配置(诸如p型衬底和/或n型衬底)以及各个掺杂区域(诸如p阱和/或n阱)。一个或多个选择晶体管304布置在半导体主体302内或上方。在一些实施例中，一个或多个选择晶体管304设置在隔离区域305(例如，STI区域)之间。

在一些实施例中，一个或多个选择晶体管304可以包括MOSFET(金属氧化物硅场效应晶体管)器件。晶体管304可以是不限制本发明的范围的各个类型，诸如平面晶体管、finFET晶体管、全环栅晶体管、垂直晶体管或其它类型的晶体管。在这样的实施例中，一个或多个选择晶体管304分别包括通过沟道区域307分隔的源极区域306和漏极区域308。源极区域306包括第一掺杂类型(例如，n型掺杂剂)，沟道区域307包括与第一掺杂类型不同的第二掺杂类型，并且漏极区域308包括第一掺杂类型。在一些实施例中，第一掺杂类型包括n型掺杂，而在其它实施例中，第一掺杂类型包括p型掺杂。包括通过栅极氧化物层309与沟道区域307分隔开的栅电极311的栅极结构310配置为控制源极区域306和漏极区域308之间的电荷载流子的流动。在各个实施例中，栅极结构310可以包括掺杂的多晶硅材料或金属材料(例如，TiN、Al等)。在一些实施例中，侧壁间隔件312(例如，SiN间隔件)可以设置在栅电极311的相对侧上。

后段制程(BEOL)金属部件318、320或金属化部件设置在半导体主体302上方，其中一些通过接触通孔314(示出为314a、314b、314c)接触晶体管304的端子。金属化部件318、320垂直堆叠，其中一些最终通向第一区域110中的金属化部件116和第二区域120中的金属化部件118。在包括形成金属化部件116和118的ILD层122的ILD层322中形成金属化部件。在一些实施例中，层间介电(ILD)层322、122通过例如SiC或SiN的蚀刻停止层329彼此分隔开。

在图3B中，在ILD层122上方形成复合蚀刻停止层125(包括SRO或TEOS的层127和SiC的层129)。位于常规的基于硅的SiC蚀刻停止层上面的由正硅酸乙酯(TEOS)氧化物层制成的复合蚀刻停止层可以进一步减小复合蚀刻停止层125的总厚度和介电常数。

在图3C中，在第一区域110中的复合蚀刻停止层125中形成接触ILD层122中的金属化部件116的BEVA结构136。BEVA通孔结构136包括与金属化部件116的材料不同的材料。在一些实施例中，BEVA通孔结构136是TiN，并且金属化部件116是铜。层127是适合于沉积例如TiN的BEVA通孔结构136的材料。在一些实施例中，层127是SRO或TEOS或其它合适的介电材料中的一种或多种。在一些实施例中，在BEVA通孔结构136和周围的复合蚀刻停止层125之间形成阻挡层或衬垫层328。阻挡层328是Ta或TaN中的一种或多种。阻挡层328防止TiN元素渗透至周围的复合蚀刻停止层125中。在一些实施例中，仅在层127中形成BEVA通孔结构136，而在SiC的层129中不形成BEVA通孔结构136。即，在BEVA通孔结构136和金属化部件之间的层129中形成另一互连结构。

在图3D中，在BEVA通孔结构和复合蚀刻停止层125上方的第一区域110中形成MRAM单元112。MRAM单元包括MTJ结构124、顶部电极132和底部电极128。在一些实施例中，间隔件层146至少围绕MRAM单元112的MTJ结构124。

图4A至图4K示出了进一步形成MRAM单元112和MRAM单元112上方的金属化部件。

在图4A中，接收示例性晶圆400。在图3A至图3D的工艺之后，示例性晶圆400可以是与晶圆300相同的晶圆。示例性晶圆400示出为具有用于MRAM单元的第一区域110和用于其它电路元件(例如，逻辑元件)的第二区域120。

在图4B中，在晶圆400上方整体形成两层402、404的层压板。两层402、404彼此之间具有高蚀刻选择性。在一些实施例中，层402是与蚀刻停止层129相同的材料或具有与蚀刻停止层129类似的蚀刻特性的材料。在蚀刻停止层129是SiC的情况下，层402是SiC、SiOC或使用PEALD形成的其它介电材料。层404是氧化铝(AlO

在图4C中，例如，在第一区域110由掩模层(为了简单未示出)覆盖的情况下，通过蚀刻从第二区域120选择性去除层402和404。SRO或TEOS的层127的部分也可以通过蚀刻去除，从而使得第二区域120中的层127的厚度小于第一区域110中的层127的厚度。由于氧化铝(AlO

在图4D中，在晶圆400上方整体或完全形成ILD层123。具体地，在第一区域110和第二区域120上方形成ILD层123。在一些实施例中，ILD层123是极低k(ELK)材料，诸如SiCOH、多孔SiCOH、纳米玻璃或具有介电常数k≤3的其它介电材料。实施抛光CMP工艺以平坦化ILD层123的表面410。

图5A至图5D示出了平坦化ILD 123的表面410的示例性工艺。在图5A中，在第一区域110和第二区域120上方整体形成ILD层123。因为MTJ结构124，所以ILD层123包括在MTJ结构124上方的凸块或台阶高度510。在图5B中，在ILD层123上方涂覆低k介电材料的涂层520。涂层520覆盖凸块510并且具有相对平坦表面522。在图5C中，实施回蚀工艺以去除涂层520和凸块510。在一些实施例中，在回蚀工艺之后，凸块510的剩余部分524保留。在图5D中，实施抛光CMP工艺以去除剩余部分524并且平坦化IRD层123的表面410。

在图4E中，在ILD层123上方依次形成抗反射层412和硬掩模层414。在一些实施例中，抗反射层412是无氮抗反射涂覆(NFARC)层，并且硬掩模层414是TiN/TaN层。层412和414都用作牺牲层。图案化硬掩模层414以具有第一区域110中的孔420和第二区域120中的孔422。孔420、422限定位置以形成要在第一区域110和第二区域120中的ILD层123中形成的金属化部件。在一些实施例中，第一区域110和第二区域120中的孔420、422分别可以具有相同的尺寸，例如，相同的表面积。在一些实施例中，在ILD层123和NFARC层412之间形成牺牲介电硬掩模层416。层416用于防止低k介电层123的表面处的扭结缺陷。例如，牺牲介电硬掩模层416采用诸如等离子体增强化学汽相沉积(PECVD)、高密度等离子体化学汽相沉积(HDP-CVD)和大气压化学汽相沉积(APCVD)的方法由诸如氮化硅的含硅介电材料形成。

在图4F中，实施部分通孔蚀刻工艺以通过孔420、422形成部分通孔或沟槽424、426。具体地，部分通孔蚀刻打开NFARC层412以部分去除ILD层123的位于被指定为形成通向第一区域110中的MRAM单元112或第二区域120中的金属化部件118的通孔或沟槽的位置的材料。在集成蚀刻工艺中一起形成孔420、422。即，当对第一区域110或第二区域120中的另一个实施部分通孔蚀刻工艺时，均未覆盖第一区域110或第二区域120。在一些实施例中，部分通孔或沟槽424、426具有基本相同的尺寸，例如，在深度和形状上。

在图4G中，通过孔420、422实施主蚀刻工艺，以形成通向MRAM单元112的通孔430和通向金属化部件118的通孔432。蚀刻工艺也去除第二区域120中的复合蚀刻停止层125的SRO或TEOS层127。因此，使用等离子体增强的ALD(PEALD)形成的SiC、SiOC的层404或其它介电层和SiC的层129用作用于主蚀刻工艺的蚀刻停止层。在一些实施例中，主蚀刻工艺使用干等离子体蚀刻工艺。

由于部分通孔424、426，通孔430、432每个具有交错的形状，并且分别包括较宽部分434、436和较窄部分438、440。较宽部分434、436靠近ILD 123的表面410。较窄部分438、440低于较宽部分434、436，并且分别靠近MRAM单元112或金属化部件118。在一些实施例中，较宽部分434、436具有相同的尺寸，例如，在表面积、形状和深度/长度上。第一区域110中的较窄部分438具有比第二区域120中的较窄部分440的尺寸441更浅/更短的尺寸439。因此，MRAM单元112上方的SiC层404比第二区域120中的SiC层129暴露于更多的蚀刻剂。从在通孔430中暴露的SiC层404去除比在通孔432中暴露的SiC层129更多的SiC材料。但是，因为AlO

在一些实施例中，较宽部分434、436和较窄部分438、440都具有表现为在其中填充金属线的沟槽的锥形形状。

在图4H中，应用衬垫去除方法(LRM)蚀刻工艺以从通孔432向下去除SiC的蚀刻停止层129的选择部分，并且从通孔430向下去除SiC层404的选择部分。其它蚀刻技术也可以用于去除SiC层127、404。在一些实施例中，蚀刻是高度各向异性的，其中很少施加横向蚀刻。这可以通过更低的压力(例如，小于40mTorr)和更高的偏置功率(例如，大于100W)来实现。因为AlO

在图4I中，湿清洁工艺一起应用于第一区域110和第二区域120。湿清洁(例如，使用去离子水)去除在通孔430中暴露的AlO

在图4J中，将导电材料439(例如，铜)一起沉积在通孔430、432中，其分别向下延伸至顶部电极132和金属化部件118。因为MTJ结构124和顶部电极132的侧壁由剩余的层402、404覆盖，所以即使通孔430未对准并且在顶部电极132和MTJ结构124的侧壁上方沉积导电材料439，也不会损坏或影响MTJ结构124的侧壁。因此，通孔430可以在表面尺寸上具有更多的余量和灵活性。鉴于一起形成通孔430、432，这种余量和灵活性也有益于通孔432的工艺设计。

在图4K中，应用化学机械抛光以去除ILD层123的顶面410之上的层，其包括过量的导电材料440、硬掩模层414、NFARC层412和ESLK层416。导通孔430中的导电材料变成至MRAM单元112的顶部电极132的互连结构442。通孔432中的导电材料变成至第二区域120中的金属化部件118的互连结构444。

如本文所示，利用层402、404密封MRAM单元112，形成至第一区域110中的MRAM单元112的互连结构442以及形成至第二区域120中的金属化部件118的互连结构444的工艺集成在相同工艺中。在形成另一区域中的互连结构的工艺中，第一区域110或第二区域120都未被覆盖。这样的集成过程节省了BEOL工艺的成本和时间。此外，层402、404保护MRAM单元112在形成互连结构442的工艺中不被损坏。

结合以下实施例的描述，可以进一步理解本发明：

在一些实施例中，集成电路包括：垂直磁性隧道结堆叠件，具有第一磁层、第二磁层以及位于第一磁层和第二磁层之间的阻挡层；第一电极，位于垂直磁性隧道结堆叠件下方；第二电极，位于垂直磁性隧道结堆叠件上方；第一介电层，横向包裹垂直磁性隧道结堆叠件；以及第二介电层，横向包裹第一介电层。

在一些实施例中，集成电路还包括：间隔件层，横向位于所述第一介电层和所述垂直磁性隧道结堆叠件之间。在一些实施例中，所述间隔件层位于所述第一电极上。在一些实施例中，所述间隔件层至少部分横向包裹所述第二电极。在一些实施例中，所述第一介电层横向包裹所述第一电极并且至少部分包裹所述第二电极。在一些实施例中，所述垂直磁性隧道结堆叠件位于第一层间介电层中并且位于所述第一层间介电层下方的蚀刻停止层上方，并且其中，所述第二介电层包括能够使用与所述蚀刻停止层相同的蚀刻剂蚀刻掉的介电材料。在一些实施例中，所述第二介电层包括碳化硅或富氧碳化硅中的一种或多种。在一些实施例中，集成电路还包括：第一互连结构，通过所述第一介电层和所述第二介电层中的第一孔接触所述第二电极并且垂直接触所述第二介电层。在一些实施例中，集成电路还包括：第二互连结构，延伸穿过所述第一层间介电层和所述蚀刻停止层并且位于所述垂直磁性隧道结堆叠件旁边。在一些实施例中，所述第一互连结构垂直接触所述第一介电层。在一些实施例中，集成电路还包括：间隔件层，横向位于所述第一介电层和所述垂直磁性隧道结堆叠件之间。

在一些实施例中，方法包括：在晶圆的第一区域上方选择性形成第一介电层，第一区域包括蚀刻停止层上方的垂直磁性隧道结结构，蚀刻停止层延伸穿过晶圆的横向位于第一区域旁边的第二区域；在晶圆的第一区域上方选择性形成第二介电层并且密封第一介电层；在晶圆的第一区域和第二区域上方形成第三介电层并且密封第二介电层；在第一蚀刻操作中，在第三介电层中形成暴露第二介电层的位于垂直磁性隧道结结构上方的第一部分的第一孔以及暴露蚀刻停止层的位于第二区域中的第二部分的第二孔；在第二蚀刻操作中，去除第二介电层的从第一孔暴露的第一部分，并且通过第一孔暴露第一介电层的第三部分，以及去除蚀刻停止层的从第二孔暴露的第二部分；通过湿清洁去除第一介电层的第三部分；以及在接触垂直磁性隧道结结构的第一孔中形成第一互连结构，以及在延伸穿过蚀刻停止层的第二孔中形成第二互连结构。

在一些实施例中，所述第二介电层包括能够通过与所述蚀刻停止层相同的蚀刻剂蚀刻掉的介电材料。在一些实施例中，所述第一介电层包括氧化铝或氮化铝中的一种或多种。在一些实施例中，所述第一蚀刻操作包括：部分通孔蚀刻工艺，在到达所述垂直磁性隧道结结构之前在所述第一区域中的所述第三介电层中形成第一部分开口，并且在所述第二区域中形成第二部分开口；以及主通孔蚀刻工艺，形成穿过所述第一部分开口的所述第一开口并且从所述第二部分开口形成所述第二开口。在一些实施例中，所述第一开口包括第一部分和垂直耦接至所述第一部分的第二部分，所述第一部分比所述第二部分宽；并且其中，所述第二开口包括第三部分和垂直耦接至所述第三部分的第四部分，所述第三部分比所述第四部分宽。在一些实施例中，所述第一部分和所述第三部分在表面积、形状和长度中的一个或多个上具有基本相同的尺寸。

在一些实施例中，集成电路包括：衬底；第一层间介电层，位于衬底上方；第一金属化部件和第二金属化部件，位于第一层间介电层中；蚀刻停止层，位于第一层间介电层上方；第二层间介电层，位于蚀刻停止层上方；垂直磁性隧道结堆叠件，位于第二层间介电层中，垂直磁性隧道结堆叠件具有第一磁层、第二磁层以及垂直位于第一磁层和第二磁层之间的阻挡层。第一保护层，围绕垂直磁性隧道结堆叠件的侧壁；第二保护层，围绕第一保护层；第一电极，位于垂直磁性隧道结堆叠件下方、延伸穿过蚀刻停止层并且接触第一金属化部件；第二电极，位于垂直磁性隧道结堆叠件上方；第一互连结构，从第二层间介电层的表面延伸至第二电极；以及第二互连结构，从第二层间介电层的表面延伸至第二金属化部件。

在一些实施例中，所述蚀刻停止层是SiC或SiOC中的一种或多种，并且所述第二保护层是SiC、SiOC或能够与SiC或SiOC中的一种或多种以相同的蚀刻工艺蚀刻掉的介电材料中的一种或多种。在一些实施例中，所述第一保护层是氧化铝或氮化铝中的一种或多种。

上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或实例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。