一种超声导波结冰探测激励电路

技术领域

本发明属于电子电路领域，涉及一种超声导波结冰探测激励电路。

背景技术

上世纪50年代，人们发现飞机结冰会影响飞机的安全性能起，国外就开始研发结冰探测传感器。当飞机结冰探测器器探测到飞机进入结冰气象条件时会发出预警信号，或者让防除冰系统进行工作。所以实现飞机结冰的探测是保障飞机安全飞行的前提条件，同时结冰探测系统和防除冰系统又是相辅相成的，现如今随着科技的发展，结冰探测技术也是发展的十分迅速，目前世界上的结冰探测方法有二十几种，每种方法各有特点，近年来，在结构健康监测领域发展前景较好的超声导波探测技术依靠其传播范围广，监测区域大，能量集中，且方向性可控等特性逐渐成为近几年飞机结冰探测的一大热门领域。相对于其它的结冰传感器，超声导波传感器在保形以及监测面积方面具有非常突出的优点，能满足飞机对结冰检测的大部分要求。

其中，根据超声导波在冰层中的传播特性，对于不同的传感器所需的超声导波窄带激励信号的频率及幅值的要求也不尽相同。针对以上情况，研制了一种频率、幅值可调的超声导波结冰探测激励电路。

发明内容

提供一种可以通过FPGA控制的频率、幅值可调的超声导波结冰探测激励电路。

技术方案

一种超声导波结冰探测激励电路，其包括：DDS数字合成电路、信号输出电路、功率放大电路、发射/接收换能器。由FPGA直接控制DDS数字合成电路产生经过汉宁窗调制的正弦脉冲数字信号，该数字信号由信号输出电路转换为电压模拟信号，最后经过功率放大电路放大后对发射/接收换能器进行激励超声超声导波。

所述的DDS数字合成电路包括DDS芯片U2、晶振U1、200Ω电阻R6、200Ω电阻R7、100Ω电阻R8、22pF电容C5、1pF电容C6、5.6pF电容C7、33pF电容C8、4.7pF电容C9、22pF电容C10、22pF电容C11、470nH电感L1、390nH电感L2、390nH电感L3、计数器U3、外部存储器U4，U2的D0-D7引脚与FPGA的I/O口连接，用于其内部写入所需数据，CLK脚与U1的3脚连接，输出端Iout引脚与R6的1脚、C6的1脚、C5的1脚、L1的1脚连接，R6的2脚与C5的2脚、C8的2脚、C10的2脚、C11的2脚、R7的2脚以及地相连接，C6的2脚与C7的1脚、L1的2脚、L2的1脚、C8的1脚连接，C7的2脚与L2的2脚、C10的1脚、L3的1脚、C9的1脚连接，输出端out与C9的2脚、L3的2脚、C11的1脚、R7的1脚、R8的2脚连接，输出端IoutB引脚与R8的1脚连接，U3的控制端1RD引脚与2RD引脚并联后与FPGA连接，输出端与U4的地址线A0-A7引脚连接，实现地址传输功能，U4的地址线A8-A18引脚与FPGA的I/O口连接。实现地址传输功能。

进一步的，所述的U1的频率具体为30MHz；

进一步的，所述的U2具体型号为AD9851，可产生180MHz的基准时钟，支持32位频率控制字输入进芯片内核，提供高分辨率输出频率，允许输出频率分辨率为0.04Hz；

进一步的，所述的U3具体型号为74LS393；

进一步的，所述的U4具体型号为W29C040；

所述的信号输出电路包括D/A转换器U5、运算放大器LF356，U5的数据输入端DI0-DI7引脚与U4输出DQ0-DQ7引脚连接，基准电压输入VREF引脚与输出端out连接，控制端WR1、WR2、CS和XREF引脚接地，输出端IOUT1和IOUT2引脚与运算放大器LF356连接。

进一步的，所述的U5具体为DAC0832芯片；

所述的功率放大电路包括(运算放大器N1，运算放大器N2，减法器N3，100Ω电阻R5，100Ω电阻R6，49.9Ω电阻R7，12KΩ电阻R17，20K电阻R19,10K电阻R20,10Ω电阻R21，10KΩ电阻R22，820Ω电阻R23，1uF电容C3，1pF电容C4,1pF电容C5，1uF电容C8，10k电位计R18；所述运算放大器N1、N2具体型号为AD603；所述运算放大器N3具体型号为7F2227A；该电路输入端Vin与图2的输出端OUT、电阻R5的1脚、运算放大器N1的3脚相连，运算放大器N1的2脚、4脚与运算放大器N2的2脚、4脚与地相连，运算放大器N1的8脚与运算放大器N2的8脚与+5V相连接，运算放大器N1的6脚、运算放大器N2的6脚与-5V相连接，运算放大器N1的5脚与7脚短接并与电阻R6的1脚相连接，电阻R6的2脚与电容C4的1脚及运算放大器N2的3脚相连接，电容C4的2脚与地相连接，运算放大器N1的1脚与电容C3的1脚相连接，电容C3的2脚与地相连接，运算放大器N2的5脚与7脚与电阻R7的1脚相连接，运算放大器N2的1脚与电容C5的1脚相连接，电容C5的2脚与地相连接，电阻R7的2脚与输出相连，电阻R17的1脚接+5V，电阻R17的2脚接电位计R18的1脚，电阻R18的3脚接地，电阻R18的2脚接减法器N3的5脚，减法器N3的6脚接减法器N3的7脚并与电阻R19的1脚相连接，减法器N3的8脚接+5V，减法器N3的4脚接-5V，电阻R19的2脚接减法器N3的2脚并与电阻R20的1脚连接，电阻R20的2脚与减法器N3的1脚及电阻R21的1脚连接，电阻R21的2脚与运算放大器N1的1脚及运算放大器N2的1脚相连接，减法器N3的3脚与电阻R22的1脚及电阻R23的1脚及电容C8的1脚连接，电阻R22的2脚及电阻R23的2脚及电容C8的2脚连接。)

所述DDS数字合成电路核心芯片为AD9851，通过FPGA控制产生正弦波形。

所述信号输出电路核心芯片为D/A转换器DAC0832，用于将存储器输入的正弦波形和汉宁窗信号合成汉宁窗调制正弦信号。

技术效果

本发明的特点是采用FPGA芯片控制DDS芯片AD9851产生频率、周期可调的正弦波形，再通过DDS数字直接合成技术在D/A转换器DAC0832中将正弦波信号和汉宁窗信号合成超声导波激励所需的汉宁窗调制正弦信号。同时，功率放大电路具有增益可调的特点，从而实现导波激励信号频率、幅值可调，可根据不同情况产生最佳导波激励波形信号。

附图说明

图1为本发明的系统交联图；

图2为DDS数字合成电路图；

图3为信号输出电路图；

图4为功率放大电路图。

具体实施方式

下面结合实施例对本发明作进一步描述。以下所述仅为本发明一部分实施例，非全部实施例。基于本发明实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明实施的目的、技术方案和优点更加清楚，下面将结合本发明的附图对本发明的技术方案进行更加详细的描述。

如图1所示，DDS数字合成电路通过FPGA控制DDS芯片和外部数据存储单元通过采用DDS数字直接合成技术来产生导波激励信号所需的正弦波调制信号。DDS芯片选用AD9851，该芯片可产生180MHz的基准时钟，支持32为频率控制字输入进芯片内核，提供高分辨率输出频率，允许输出频率分辨率为0.04Hz。DO-D6引脚与FPGA连接，用于其内部写入所需数据。输出端IOUT引脚与外部低通滤波器连接，将干扰信号滤除。

如图2所示，DDS产生的信号需要通过模拟信号合成最后产生最佳激励波形信号，需要通过D/A转换器来实现波形输出部分。D/A转换器的工作原理是将输入的数字量转换为相对应的电压或者电流信号的模拟量。该电路选用DAC0832芯片来实现，运算放大器LF356主要作用是将D/A芯片单极性电压输出转变为双极性电压输出。

如图3所示功率放大电路采用了AD603增益可调放大器。AD603具有低噪声、宽频带、增益和增益范围可调整、增益值随外部控制电压线性变化的优点。其在90MHz带宽范围内增益从-11dB到31dB连续可调，为使增益范围在(20～80)dB，电路采用二级放大，其中电阻R5为输入匹配阻抗，R7为输出匹配阻抗，电容C3、C4、C5为滤波电容。VG为可调外部控制电压，由滑动变阻器R18和一个二级放大电路组成，电压在-0.5V到+0.5V之间连续可调，通过调节滑动变阻器阻值改变控制电压来调节放大电路增益，其增益为Gain(dB)＝(40VG+10)dB。

超声导波结冰探测激励电路，其包括：DDS数字合成电路、信号输出电路、功率放大电路、发射/接收换能器。由FPGA直接控制DDS数字合成电路产生经过汉宁窗调制的正弦脉冲数字信号，该数字信号由信号输出电路转换为电压模拟信号，最后经过功率放大电路放大后对发射/接收换能器进行激励超声超声导波。

所述的DDS数字合成电路包括DDS芯片U2、晶振U1、200Ω电阻R6、200Ω电阻R7、100Ω电阻R8、22pF电容C5、1pF电容C6、5.6pF电容C7、33pF电容C8、4.7pF电容C9、22pF电容C10、22pF电容C11、470nH电感L1、390nH电感L2、390nH电感L3、计数器U3、外部存储器U4，U2的D0-D7引脚与FPGA的I/O口连接，用于其内部写入所需数据，CLK脚与U1的3脚连接，输出端Iout引脚与R6的1脚、C6的1脚、C5的1脚、L1的1脚连接，R6的2脚与C5的2脚、C8的2脚、C10的2脚、C11的2脚、R7的2脚以及地相连接，C6的2脚与C7的1脚、L1的2脚、L2的1脚、C8的1脚连接，C7的2脚与L2的2脚、C10的1脚、L3的1脚、C9的1脚连接，输出端out与C9的2脚、L3的2脚、C11的1脚、R7的1脚、R8的2脚连接，输出端IoutB引脚与R8的1脚连接，U3的控制端1RD引脚与2RD引脚并联后与FPGA连接，输出端与U4的地址线A0-A7引脚连接，实现地址传输功能，U4的地址线A8-A18引脚与FPGA的I/O口连接。实现地址传输功能。

所述的U1的频率具体为30MHz；所述的U2具体型号为AD9851，可产生180MHz的基准时钟，支持32位频率控制字输入进芯片内核，提供高分辨率输出频率，允许输出频率分辨率为0.04Hz；所述的U3具体型号为74LS393；所述的U4具体型号为W29C040；

所述的信号输出电路包括D/A转换器U5、运算放大器LF356，U5的数据输入端DI0-DI7引脚与U4输出DQ0-DQ7引脚连接，基准电压输入VREF引脚与图1的输出端out连接，控制端WR1、WR2、CS和XREF引脚接地，输出端IOUT1和IOUT2引脚与运算放大器LF356连接。所述的U5具体为DAC0832芯片；

所述的功率放大电路包括(运算放大器N1，运算放大器N2，减法器N3，100Ω电阻R5，100Ω电阻R6，49.9Ω电阻R7，12KΩ电阻R17，20K电阻R19,10K电阻R20,10Ω电阻R21，10KΩ电阻R22，820Ω电阻R23，1uF电容C3，1pF电容C4,1pF电容C5，1uF电容C8，10k电位计R18；所述运算放大器N1、N2具体型号为AD603；所述运算放大器N3具体型号为7F2227A；该电路输入端Vin与图2的输出端OUT、电阻R5的1脚、运算放大器N1的3脚相连，运算放大器N1的2脚、4脚与运算放大器N2的2脚、4脚与地相连，运算放大器N1的8脚与运算放大器N2的8脚与+5V相连接，运算放大器N1的6脚、运算放大器N2的6脚与-5V相连接，运算放大器N1的5脚与7脚短接并与电阻R6的1脚相连接，电阻R6的2脚与电容C4的1脚及运算放大器N2的3脚相连接，电容C4的2脚与地相连接，运算放大器N1的1脚与电容C3的1脚相连接，电容C3的2脚与地相连接，运算放大器N2的5脚与7脚与电阻R7的1脚相连接，运算放大器N2的1脚与电容C5的1脚相连接，电容C5的2脚与地相连接，电阻R7的2脚与输出相连，电阻R17的1脚接+5V，电阻R17的2脚接电位计R18的1脚，电阻R18的3脚接地，电阻R18的2脚接减法器N3的5脚，减法器N3的6脚接减法器N3的7脚并与电阻R19的1脚相连接，减法器N3的8脚接+5V，减法器N3的4脚接-5V，电阻R19的2脚接减法器N3的2脚并与电阻R20的1脚连接，电阻R20的2脚与减法器N3的1脚及电阻R21的1脚连接，电阻R21的2脚与运算放大器N1的1脚及运算放大器N2的1脚相连接，减法器N3的3脚与电阻R22的1脚及电阻R23的1脚及电容C8的1脚连接，电阻R22的2脚及电阻R23的2脚及电容C8的2脚连接。)所述DDS数字合成电路核心芯片为AD9851，通过FPGA控制产生正弦波形。所述信号输出电路核心芯片为D/A转换器DAC0832，用于将存储器输入的正弦波形和汉宁窗信号合成汉宁窗调制正弦信号。

本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。