数字预失真环路时延控制方法、装置、电子设备

技术领域

本发明涉及通信技术领域，尤其涉及一种数字预失真环路时延控制方法、装置、电子设备。

背景技术

目前，针对数字预失真，业界的主流方案有离散采数基带预失真、赋初值的基带大闭环预失真、射频预失真等。

(1)离散基带预失真指：如图1所示，首先需要通过基带侧采数，将该参数写入基带或射频侧寄存器后，在工作期间调用该参数让整机工作。

该方案存在以下缺陷：过采数的耗时复杂，方案监控的是发端信噪比(模板)，而不是监控整个系统是否处于工作最佳态。

(2)基带大闭环预失真(Reomte DPD)：如图2所示，实时对本端TX的基带预失真进行调整，通过在RX端进行信噪比，即构成了一个收发大闭环的实时反馈回路。

该方案存在以下缺陷：实时性差，参数调整过慢，无法保证系统功控正常工作。

(3)射频预失真：如图3所示，将射频失真频谱耦合到中频数字域，与基准信号比较后，进行预失真处理，从而使发射信噪比最优。

该方案存在的缺陷与离散基带预失真方案相同。

综上，现有的数字预失真方案存在较大的改进空间。

发明内容

为解决采用单一预失真方案带来的实时性差或失真补偿效果不是最佳态的技术问题，本发明实施例提供一种数字预失真环路时延控制方法、装置、电子设备。

本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种数字预失真环路时延控制方法，方法包括：获取数字预失真环路的输出功率值；其中，所述数字预失真环路为基带预失真与射频预失真嵌套融合；根据所述输出功率值确定所述数字预失真环路的功率状态；根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态。

上述方案中，所述根据所述输出功率值确定所述数字预失真环路的功率状态，包括：当所述输出功率值小于或等于预设第一功率值时，判定所述数字预失真环路处于静止态；当所述输出功率值大于预设第一功率值，且小于预设第二功率值时，判定所述数字预失真环路处于跟踪态；当所述输出功率值大于或等于预设第二功率值时，判定所述数字预失真环路处于保持态。

上述方案中，当所述数字预失真环路处于静止态时，所述根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态，包括：控制射频预失真关闭，基带预失真打开。

上述方案中，当所述数字预失真环路处于跟踪态时，所述根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态，包括：确定所述数字预失真环路的最小功率调整步进；根据所述最小功率调整步进确定所述数字预失真环路的最小功率调整时间；在所述最小功率调整时间的前半段，完成射频预失真闭环配置；在所述最小功率调整时间的后半段，完成基带预失真闭环配置。

上述方案中，当所述数字预失真环路处于保持态时，所述根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态，包括：控制基带预失真关闭；功率回退至跟踪态，获取预失真参数；恢复原始功率；控制基带预失真打开。

上述方案中，判断所述射频预失真是否打开或关闭，包括：根据软件回读的高低电平值判断所述射频预失真是否打开或关闭。

上述方案中，判断所述基带预失真是否打开或关闭，包括：根据接收信噪比是否达到稳态最佳判断所述基带预失真是否打开或关闭。

本发明实施例还提供了一种数字预失真环路时延控制装置，该装置包括：获取模块，用于获取数字预失真环路的输出功率值；其中，所述数字预失真环路为基带预失真与射频预失真嵌套融合；第一确定模块，用于根据所述输出功率值确定所述数字预失真环路的功率状态；第二确定模块，用于根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态。

本发明实施例还提供了一种电子设备，包括：处理器和用于存储能够在处理器上运行的计算机程序的存储器；其中，处理器用于运行计算机程序时，执行上述任一方法的步骤。

本发明实施例还提供了一种存储介质，存储介质中存储有计算机程序，计算机程序被处理器执行时，实现上述任一方法的步骤。

本发明实施例提供的数字预失真环路时延控制方法、装置、电子设备，获取数字预失真环路的输出功率值；其中，所述数字预失真环路为基带预失真与射频预失真嵌套融合；根据所述输出功率值确定所述数字预失真环路的功率状态；根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态。本发明方案提供基带预失真与射频预失真嵌套融合使用的数字预失真以及环路时延控制方法，相比于单独的数字预失真，实时性强、失真补偿效果好。

附图说明

图1为现有技术中离散基带预失真的结构示意图；

图2为现有技术中基带大闭环预失真的结构示意图；

图3为现有技术中射频预失真的结构示意图；

图4为本发明实施例数字预失真环路时延控制方法的流程示意图；

图5为本发明应用实施例数字预失真开关顺序示意图；

图6为本发明应用实施例时延控制流程示意图；

图7为本发明应用实施例功率上调过程环路时延控制流程示意图；

图8为本发明应用实施例功率下调过程环路时延控制流程示意图；

图9为本发明实施例数字预失真环路时延控制装置的结构示意图；

图10为本发明实施例计算机设备的内部结构图。

具体实施方式

下面将结合附图及实施例对本发明作进一步详细的描述。

本发明实施例提供了一种数字预失真环路时延控制方法，如图4所示，该方法包括：

步骤401：获取数字预失真环路的输出功率值；其中，所述数字预失真环路为基带预失真与射频预失真嵌套融合；

步骤402：根据所述输出功率值确定所述数字预失真环路的功率状态；

步骤403：根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态。

本实施例采用基带预失真与射频预失真嵌套融合，相比于单独的数字预失真，实时性强、失真补偿效果好。

本实施例中，数字预失真环路的功率状态包括静止态、跟踪态和保持态。具体地，在一实施例中，所述根据所述输出功率值确定所述数字预失真环路的功率状态，包括：

当所述输出功率值小于或等于预设第一功率值时，判定所述数字预失真环路处于静止态；

当所述输出功率值大于预设第一功率值，且小于预设第二功率值时，判定所述数字预失真环路处于跟踪态；

当所述输出功率值大于或等于预设第二功率值时，判定所述数字预失真环路处于保持态。

这里，预设第一功率值为从静止态到跟踪态的切换点，预设第二功率值为从跟踪态到保持态的切换点。实际应用时，预设第一功率值和预设第二功率值可以链路设计进行确定。进一步地，可依据后级功率放大器的线性相关确定。可将噪声与线性分解点确定为预设第一功率值，可将功放线性急剧恶化的点确定为预设第二功率值。

本实施例中，可根据输出功率值，与预设第一功率值和预设第二功率值的大小，确定数字预失真环路的功率状态。下面，将基于上述3种功率状态，分别介绍3种功率状态下，确定的数字预失真环路中基带预失真与射频预失真的工作状态。

在其中第一个实施例中，当所述数字预失真环路处于静止态时，所述根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态，包括：

控制射频预失真关闭，基带预失真打开。

实际应用时，当输出功率值小于或等于预设第一功率值时，此时信号信躁比主要受噪声影响，此时可令射频预失真关闭，基带预失真打开，从而减少噪声干扰。

在其中第二个实施例中，当所述数字预失真环路处于跟踪态时，所述根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态，包括：

确定所述数字预失真环路的最小功率调整步进；

根据所述最小功率调整步进确定所述数字预失真环路的最小功率调整时间；

在所述最小功率调整时间的前半段，完成射频预失真闭环配置；在所述最小功率调整时间的后半段，完成基带预失真闭环配置。

这里，射频预失真是否执行成功可以采用软件回读的高低电平值来判断，而基带预失真是否执行成功可以采用当前RX信噪比是否达到稳态最佳来判断。

本实施例通过先打开射频预失真，再打开基带预失真的方式，来控制环路时延，避免参数调整过慢，使整个系统处于最佳状态。

在其中第三个实施例中，当所述数字预失真环路处于保持态时，所述根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态，包括：

控制基带预失真关闭；

功率回退至跟踪态，获取预失真参数；

恢复原始功率；

控制基带预失真打开。

本实施例中，当输出功率值大于预设第二功率值时，功放线性急剧恶化，此时可令射频预失真关闭，基带预失真打开，从而使系统维持在最佳状态。

本发明实施例提供的数字预失真环路时延控制方法，获取数字预失真环路的输出功率值；其中，所述数字预失真环路为基带预失真与射频预失真嵌套融合；根据所述输出功率值确定所述数字预失真环路的功率状态；根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态。本发明方案提供基带预失真与射频预失真嵌套融合使用的数字预失真以及环路时延控制方法，相比于单独的数字预失真，实时性强、失真补偿效果好。

下面结合应用实施例对本发明再作进一步详细的描述。

本应用实施例提供一种嵌套式DPD的环路时延控制方法。具体为基带预失真与射频预失真的嵌套融合使用的环路时延控制方法，旨在解决采用单一预失真方案带来的实时性差或失真补偿效果不是最佳态的问题。

如图5所示，本方案的原理为：

总体时延控制方案为先打开射频ADPD，再打开基带大闭环(Remote DPD)，其中射频ADPD是否执行成功可以采用软件回读的高低电平值来判断，而基带大闭环(Remote DPD)是否执行成功可以采用当前RX信噪比是否达到稳态最佳来判断。

另外，在功率自动调整状态下(ATPC)，根据功率状态配置两种DPD的时延控制流程如下图6所示：

整机上电工作后，首先对当前设置的TX功率值做判断：

功率点A是ADPD从静止态到跟踪态的切换点，功率点B是从跟踪态到保持态的切换点，切换点的选择与链路设计相关，尤其与后级功率放大器的线性相关，A点是噪声与线性分解点，A点以下信号信噪比主要受噪声影响，ADPD停止工作，处于静止态；B点是功放线性急剧恶化，ADPD会跑飞的切换点，B点以上的功率，ADPD不再实时工作，而是维持上次跟踪态的DPD系数。

(1)当功率值P≤A时，判断当前处于静止态，此时关闭射频ADPD，打开Remote DPD；

(2)当功率值A＜P＜B时，判断当前处于跟踪态，射频系统一般对TX功率调整速率均有严格要求△dB/ms，在跟踪态，假设功率从a到b，将x(dB)(b-a)的功率变化所需要的时间(x/△)ms分为两段，前一段完成射频ADPD闭环配置，后一段时间完成基带大闭环预失真(Remote DPD)的闭环配置。

系统有最小功率调整步进p，用相同的计算方法就可给出系统要求的最小时间δ，然后采用相同的时延控制方法完成两种DPD的配置。

(3)当功率值P≥B时，判断当前处于保持态，处于保持态时，为了获取合适的DPD初始参数，在保证射频ADPD性能的同时，使得Remote DPD快速收敛，功率值需要先回退到跟踪态，然后再恢复到原始功率，再打开Remote DPD，在保持态最终的射频ADPD是关闭状态。

此外，参见图7，图7为功率上调时两种DPD的环路时延控制示意图。

在功率从静止态到跟踪态，再到保持态的过程中，当功率在静止态时，关闭射频预失真，打开基带预失真打开；当功率从静止态到跟踪态时，在基带预失真打开的基础上，将射频预失真打开；当功率在跟踪态时，在最小功率调整步进所对应的最小调整时间内，在最小调整时间内的前半段，完成射频预失真闭环，在最小调整时间内的后半段，完成基带预失真闭环；当功率从跟踪态到保持态时，维持跟踪态的最后一次DPD状态即可。

对应地，参见图8，图8为功率下调时两种DPD的环路时延控制示意图。

在功率从保持态到跟踪态，再到静止态的过程中，当功率初次在保持态时，关闭基带预失真，打开射频预失真，获取DPD参数恢复功率，再打开射频预失真；当功率从保持态到跟踪态时，先关闭基带预失真，再打开射频预失真，最后再打开基带预失真；当功率在跟踪态时，在最小功率调整步进所对应的最小调整时间内，在最小调整时间内的前半段，完成射频预失真闭环，在最小调整时间内的后半段，完成基带预失真闭环；当功率从跟踪态到静止态时，关闭射频预失真，维持基带预失真打开。

这里，需要说明的是，在整个功率变化调整过程中，信号质量以基带监测到的MSE指标是否稳态最佳为准。

本实施例将基带大闭环预失真(Remote DPD)与射频ADPD嵌套融合使用，对不同功率点下两种DPD工作状态选择做了详细设计；同时，对于两种DPD嵌套使用，创新性地设计了功率动态调整过程中的时延控制方法，解决了Remote DPD的实时调整速度慢的问题。

为了实现本发明实施例的方法，本发明实施例还提供了一种数字预失真环路时延控制装置，如图9所示，数字预失真环路时延控制装置900包括：获取模块901、第一确定模块902和第二确定模块903；其中，

获取模块901，用于获取数字预失真环路的输出功率值；其中，所述数字预失真环路为基带预失真与射频预失真嵌套融合；

第一确定模块902，用于根据所述输出功率值确定所述数字预失真环路的功率状态；

第二确定模块903，用于根据所述功率状态确定所述数字预失真环路中基带预失真与射频预失真的工作状态。

实际应用时，获取模块901、第一确定模块902和第二确定模块903可由数字预失真环路时延控制装置中的处理器实现。

需要说明的是：上述实施例提供的上述装置在执行时，仅以上述各程序模块的划分进行举例说明，实际应用时，可以根据需要而将上述处理分配由不同的程序模块完成，即将终端的内部结构划分成不同的程序模块，以完成以上描述的全部或者部分处理。另外，上述实施例提供的上述装置与上述方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。

为了实现本发明实施例的方法，本发明实施例还提供了一种计算机程序产品，计算机程序产品包括计算机指令，计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取计算机指令，处理器执行计算机指令，使得计算机设备执行上述方法的步骤。

基于上述程序模块的硬件实现，且为了实现本发明实施例的方法，本发明实施例还提供了一种电子设备(计算机设备)。具体地，在一个实施例中，该计算机设备可以是终端，其内部结构图可以如图10所示。该计算机设备包括通过系统总线连接的处理器A01、网络接口A02、显示屏A04、输入装置A05和存储器(图中未示出)。其中，该计算机设备的处理器A01用于提供计算和控制能力。该计算机设备的存储器包括内存储器A03和非易失性存储介质A06。该非易失性存储介质A06存储有操作系统B01和计算机程序B02。该内存储器A03为非易失性存储介质A06中的操作系统B01和计算机程序B02的运行提供环境。该计算机设备的网络接口A02用于与外部的终端通过网络连接通信。该计算机程序被处理器A01执行时以实现上述任意一项实施例的方法。该计算机设备的显示屏A04可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置A05可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。

本领域技术人员可以理解，图10中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

本发明实施例提供的设备，设备包括处理器、存储器及存储在存储器上并可在处理器上运行的程序，处理器执行程序时实现上述任意一项实施例的方法。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flashRAM)。存储器是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitorymedia)，如调制的数据信号和载波。

可以理解，本发明实施例的存储器可以是易失性存储器或者非易失性存储器，也可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(ROM，ReadOnly Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only Memory)、磁性随机存取存储器(FRAM，ferromagnetic random access memory)、快闪存储器(Flash Memory)、磁表面存储器、光盘、或只读光盘(CD-ROM，Compact Disc Read-Only Memory)；磁表面存储器可以是磁盘存储器或磁带存储器。易失性存储器可以是随机存取存储器(RAM，RandomAccess Memory)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(SRAM，Static Random Access Memory)、同步静态随机存取存储器(SSRAM，Synchronous Static Random Access Memory)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)、同步动态随机存取存储器(SDRAM，SynchronousDynamic Random Access Memory)、双倍数据速率同步动态随机存取存储器(DDRSDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)、增强型同步动态随机存取存储器(ESDRAM，Enhanced Synchronous Dynamic Random Access Memory)、同步连接动态随机存取存储器(SLDRAM，SyncLink Dynamic Random Access Memory)、直接内存总线随机存取存储器(DRRAM，Direct Rambus Random Access Memory)。本发明实施例描述的存储器旨在包括但不限于这些和任意其它适合类型的存储器。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。