半导体器件及用于制造半导体器件的方法、掩模板系统

技术领域

本申请涉及半导体领域，更具体的，涉及一种半导体器件、一种用于制造半导体器件的方法、一种掩模板系统。

背景技术

在信息时代，数据的存储是非常重要的事情。各种类型的存储器被不断设计出来。例如，人们追求提升存储器的存储密度，进而三维与非型闪存(3D NAND flash)得到了越来越广的应用。

在制造三维与非型闪存时，通常包括堆叠出堆叠结构。将堆叠结构的一部分刻蚀出台阶，以使堆叠结构形成有核心区(GB Area)和台阶区(SS Area)。

对于堆叠层数较多的堆叠结构而言，需要进行两次刻蚀，以在堆叠结构的核心区中制造下沟道孔和上沟道孔，上沟道孔需要和下沟道孔套刻(OVL)对准。而且，在形成下沟道孔和上沟道孔的时候，还要在台阶区进行刻蚀，以形成虚拟沟道孔(DCH)，虚拟沟道孔需要对应于台阶，以保证字线对准栅极层。此外，堆栈结构中间隔堆叠的牺牲层转化为栅极层的过程需要以上沟道孔为基准，堆栈结构的顶部的牺牲层转化为顶部选择栅的过程也需要以上沟道孔为基准。

导电通道(CT)需要与上沟道孔、台阶和虚拟沟道孔套刻对准，以保证实现存储功能，防止与相邻的结构干涉、并用于与上部的互联层电连接。但是现有的工艺在制造闪存时，会不断地改进和提升，而新的工艺可能引起闪存的整体结构的应力变化。闪存应力的变化会导致不同层的结构漂移，很难保证套刻精度。因此，对于加工上述结构的工序中所使用的掩模板(Mask)，需要进行掩模板校正等操作以保障在应力变化后，CT依旧与其下侧的结构套刻对准。

对新的闪存结构的数据收集以及对新掩模板的验证通常需要长达三至四个月的时间，这极大地阻碍了研发的快速推进。此外，由于每次有新的工艺加入生产之中，都要将这个过程重新进行一次，因此给进行中的项目的未来进度带来很大的不确定性，使得项目的风险变大。

发明内容

本申请公开的各个方面以及各个方面包括的实施例用于解决或部分解决现有技术中的上述或者其它一些不足。

本申请的实施方式提供了一种用于制造半导体器件的方法，该方法包括：在衬底上形成堆叠结构；在所述堆叠结构上形成导电通道层和至少一个导电通道；以及在所述导电通道层上形成互连层，其中，所述形成互连层的步骤包括：形成第一层，所述第一层包括至少一个触点，每个所述触点与一个所述导电通道对应；在所述第一层上形成边缘互连部；以及响应于所述触点相对于所述边缘互连部的偏移，在所述第一层上形成与所述边缘互连部连接的偏移互连部，所述偏移互连部在所述第一层的正投影覆盖至少一个所述触点。

在一个实施方式中，形成互连层的步骤还包括：在互连部掩模板的基底上形成边缘互连部图案和偏移互连部图案，其中，响应于所述触点相对于边缘互连部的偏移而在所述基底形成所述偏移互连部图案；其中，形成所述边缘互连部包括：利用所述边缘互连部图案在所述第一层上形成所述边缘互连部；以及其中，形成所述偏移互连部包括：利用所述偏移互连部图案在所述第一层上形成与所述偏移互连部。

在一个实施方式中，形成所述导电通道层的步骤还包括：在所述堆叠结构的上侧沉积氧化物形成填充部，其中所述填充部的上端与所述堆叠结构的上端齐平。

在一个实施方式中，形成堆叠结构的步骤包括：在由叠绝缘层和牺牲层堆叠形成堆叠结构中形成沟道结构和栅极层。

在一个实施方式中，堆叠结构包括N个堆叠子结构；形成所述堆叠结构的步骤包括：在所述衬底上交替地堆叠所述绝缘层和所述牺牲层以形成第K个堆叠子结构；在所述第K个堆叠子结构形成至少一个子沟道孔,并在所述至少一个子沟道孔中形成填充牺牲层；以及在所述第K个堆叠子结构上进一步堆叠所述绝缘层和所述牺牲层，以形成第 K+1个堆叠子结构，其中，N大于等于2，K＝2,3,4…N-1。

在一个实施方式中，方法的进一步包括：去除所述第K个堆叠结构中的所述填充牺牲层，使所述N个堆叠子结构中的对应的N个子沟道孔形成用于所述形成沟道结构的沟道孔。

在一个实施方式中，方法还包括：在所述多个导电通道的每个中形成导电通道柱。

在一个实施方式中，所述方法还包括；在所述导电通道层形成第一导电通道柱，以使得所述第一导电通道柱贯穿所述导电通道层并截止于所述沟道结构。

在一个实施方式中，所述方法还包括：在所述导电通道层形成第二导电通道柱，以使得所述第二导电通道柱贯穿所述导电通道层并截止于所述栅极层。

在一个实施方式中，栅极层包括控制栅极层，所述方法还包括：在所述导电通道层形成第三导电通道柱，以使得所述第三导电通道柱贯穿所述导电通道层并截止于所述控制栅极层。

本申请的另一方面提供一种半导体器件，包括：衬底；堆叠结构，设置在所述衬底上；导电通道层，设置在所述堆叠结构上，并包括至少一个导电通道；以及互连层，设置于所述导电通道层上，包括：第一层，包括至少一个触点，每个触点与一个所述导电通道对应；边缘互连部，设置于所述第一层上；以及偏移互连部，响应于所述触点相对于所述边缘互连部的偏移而形成在所述第一层上，其中，所述偏移互连部在所述第一层的正投影覆盖至少一个触点，并且所述偏移互连部与所述边缘互连部连接。

在一个实施方式中，堆叠结构包括：在衬底上交替堆叠的绝缘层和栅极层；所述半导体器件还包括：沟道结构，沿所述交替堆叠的方向贯穿所述交替堆叠的绝缘层和栅极层。

在一个实施方式中，在所述多个导电通道中形成有至少一个第一导电通道柱，其中，所述第一导电通道柱与对应的所述沟道结构电连接，并在水平面内相对所述沟道结构偏移。

在一个实施方式中，栅极层的上端包括未被所述堆叠结构中的其它层覆盖的台阶面；在所述多个导电通道中形成有至少一个第二导电通道柱，每个所述第二导电通道柱与一个所述台阶面对应并电连接。

在一个实施方式中，栅极层包括选择栅层；在所述多个导电通道中形成有第三导电通道柱，所述第三导电通道柱与所述选择栅层电连接。

在一个实施方式中，堆叠结构包括叠置的多个堆叠子结构。

本申请的第三方面提供一种用于制作半导体器件的掩模板系统，其特征在于，所述掩模板系统包括：沟道掩模板，包括用于形成所述半导体器件的沟道孔的沟道孔图案；导电通道掩模板，包括用于形成所述半导体器件的导电通道的导电通道图案；触点孔掩模板，包括用于形成所述半导体器件的触点孔的触点孔图案；以及互连部掩模板，包括：边缘互连部图案，用于形成所述半导体器件的边缘互连部；以及偏移互连部图案，响应于所述触点相对于边缘互连部的偏移而在所述互连部掩模板的基底形成，用于形成与所述边缘互连部连接的偏移互连部。

本申请的实施方式提供的用于制造半导体器件的方法，能够适应不同工艺的试验及制造，在不必更新全部掩模板的前提下，制造适应由于不同工艺而造成的应力变化的半导体器件。该制造方法响应变化的速度快，能够大大节省项目时间、推进项目进度并可节约掩模板成本。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的制造半导体器件的方法的示意性流程图；

图2是根据本申请实施方式的半导体器件的示意性透视结构图；

图3是根据本申请实施方式的半导体器件的俯视图；

图4是根据图3中A-A处的剖视图；

图5是根据本申请实施方式的导电通道掩模板的图案的示意性结构图；

图6是根据本申请实施方式的上沟道孔掩模板的图案的示意性结构图；

图7是根据本申请实施方式的台阶掩模板的图案的示意性结构图；

图8是根据本申请实施方式的互连部掩模板的待完成图案的示意性结构图；以及

图9是根据本申请实施方式的互连部掩模板的图案的示意性结构图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本申请的教导的情况下，下文中讨论的第一导电通道柱也可被称作第二导电通道柱。反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，第一导电通道柱的偏移距离与第一导电通道柱的关键尺寸并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/ 或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和 /或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/ 或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。

图1示出了根据本申请实施方式的制造半导体器件的示意性流程图。如图1所示，本申请实施方式提供的用于制造半导体器件的方法 1000，可包括现有的一些工序来先形成沟道结构，例如在由绝缘层和牺牲层堆叠形成堆叠结构中形成沟道结构和栅极层。该工序中具体采用的材料、工艺参数等可调整。方法1000还可包括一些前置工序，这些前置工序也可能带给堆叠结构不同的应力。

具体地，形成堆叠结构的步骤可包括：

S101，在衬底上形成堆叠结构。

S102，在堆叠结构上形成导电通道层和至少一个导电通道。

S103，在导电通道层上形成互连层，包括：形成第一层，第一层包括至少一个触点，每个触点与一个导电通道对应；在第一层上形成边缘互连部；以及响应于例如由于导电通道漂移而导致触点相对于边缘互连部的偏移，在至少一个触点的上侧形成与边缘互连部连接的偏移互连部，偏移互连部在第一层的正投影覆盖至少一个触点。

下面将对上述步骤S101～S103做进一步的描述。

可在衬底上交替堆叠绝缘层和牺牲层形成堆叠结构。可通过堆叠氧化物形成绝缘层，堆积氮化物形成牺牲层。在一个示例中，可使堆叠结构形成台阶区和非台阶区。例如，可通过蚀刻堆叠结构中的绝缘层和牺牲层形成台阶区。每个牺牲层的上端在台阶区都包括没有被堆叠结构中的其他层覆盖的牺牲台阶面。贯穿堆叠结构可形成沟道结构。具体地，在堆叠结构的非台阶区形成沟道孔；在沟道孔的内壁沿径向向内依次形成阻挡层、电荷捕获层、隧穿层及沟道层等，并可在沟道层的内孔中填充电介质，以形成沟道结构。沟道结构中的沟道层用于与外部电连接。

在一些实施方式中，堆叠结构中的层数过多，进而在形成沟道孔时具有困难。可以通过以下步骤设置包括N个堆叠子结构的堆叠结构，其中，N大于等于2。

首先，在衬底上交替地堆叠绝缘层和牺牲层以形成第K个堆叠子结构，K＝2,3,4…N-1。

在第K个堆叠子结构形成至少一个子沟道孔,并在至少一个子沟道孔中形成填充牺牲层。

在第K个堆叠子结构上进一步堆叠绝缘层和牺牲层，以形成第 K+1个堆叠子结构。

在第N个堆叠子结构的非台阶区处形成与第K个堆叠子结构一一对应的至少一个第N子沟道孔。

去除堆叠结构中的填充牺牲层，并在去除填充牺牲层后，使所述 N个堆叠子结构中的对应的N个子沟道孔构成了沟道孔，进而用于形成沟道结构。

堆叠结构的制造方法可以不同，包括正接、反接等方式，也会造成应力表现的不同。本申请提供的方法1000可以很好地适应采取不同工艺、尤其是采取新工艺时的制造项目。

可在堆叠结构的上侧形成导电通道层。示例性地，可通过在堆叠结构的台阶区处的上侧堆积氧化物形成填充部，其中填充部的上端与堆叠结构的上端齐平。在一个实施例中，在堆叠结构的台阶区处还可形成虚拟沟道孔，并可在虚拟沟道孔中形成虚拟沟道结构。

另外，可去除牺牲层以生成栅层间隙，并在栅层间隙中沉积导电材料而形成栅极层。示例性地，可以沉积包括钨的导电材料。

贯穿导电通道层形成与沟道结构或栅极层电连接的至少一个导电通道。具体地，可以先形成导电通道，再向导电通道中填充导电材料从而形成导电通道柱。示例性地，导电通道柱的材料与栅极层可以是相同的。

导电通道层覆盖了堆叠结构，为了实现堆叠结构的功能例如存储功能，可选地，还可形成相对沟道结构偏移的第一导电通道，其中，第一导电通道贯穿导电通道层并截止于沟道结构。可在第一导电通道中填充导电材料形成第一导电通道柱。此外，在导电通道层还可形成第二导电通道，并在其中填充导电材料形成第二导电通道柱，其中，第二导电通道柱贯穿导电通道层并截止于栅极层。此外，栅极层可包括控制栅极层，例如顶部选择栅，在这种情况下，还可在导电通道层形成第三导电通道，其中，第三导电通道贯穿导电通道层并截止于控制栅极层。通过在第三导电通道中填充导电材料形成第三导电通道柱，可选地，形成相对共源线偏移的第四导电通道，其中，第四导电通道贯穿导电通道层并截止于共源线，通过在第四导电通道中填充导电材料形成第四导电通道柱。

在该步骤中，在导电通道层上侧形成互连层。互连层可以包括多个堆叠的电介质层。具体地，形成互连层的步骤可包括：

在互连层的第一电介质层形成用于与至少一个导电通道柱一一电连接的至少一个触点。具体地，可在第一电介质层中刻蚀触点孔，再在触点孔中沉积导电材料形成触点。

在互连层的第二电介质层形成位于这些触点的上侧外周的边缘互连部。边缘互连部的材料与触点可以相同，例如含铜或钨。边缘互连部可与互连层的第三电介质层电连接，也可用于与外部电路电连接。

进一步地，响应于由于导电通道漂移而导致触点相对于边缘互连部的偏移，在这些触点的上侧形成与边缘互连部连接的偏移互连部。这将在后文中进一步描述。此外，在一个实施例中，可在互连层的第二电介质层刻蚀互连图形，再沉积导电材料形成互连部。

该方法1000避免了经常长达三至四个月的时间的数据收集和对所使用的掩模板的验证，能够快速的推进研发速度。当在制造半导体器件的过程中尝试不同的工艺方案时，不需要将与该工艺方案相关的工序全部重新变化，只需响应于触点相对于边缘互连部的偏移，而形成偏移互连部，就可以降低风险并比较稳定地实现制造目的。

形成互连层的工艺可包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。互连层中的触点可以通过包括但不限于CVD、PVD、 ALD、电镀、化学镀或其任何组合等一种或多种薄膜沉积工艺沉积的导电材料形成。

在示例性实施方式中，形成互连层的步骤还可包括：提供包括边缘互连部图案和偏移互连部图案的互连部掩模板，并利用互连部掩模板的边缘互连部图案形成边缘互连部；利用互连部掩模板的偏移互连部图案形成偏移互连部。

该互连部掩模板可以是先设计出或在基底上制造出边缘互连部图案，再响应于触点相对于边缘互连部的偏移，而在互连部掩模板的基底形成偏移互连部图案。

互连部掩模板主要用于光刻工艺。具体地形成互连层的步骤可包括：在导电通道层上形成第一电介质层；在第一电介质层上形成光刻胶层；利用触点孔掩模板曝光光刻胶层，使光刻胶层具有与导电通道一一对应的多个触点孔图形；去除触点孔图形内的光刻胶，以形成用于刻蚀第一电介质层的触点孔刻蚀槽；刻蚀第一电介质层以形成多个触点孔；去除光刻胶层；在触点孔中填充导电材料形成触点。在一个示例中，还可以对第一电介质层和触点进行平整化处理。进一步地，在上述各步骤间还可以增加清洗工序。

类似地，可在第一电介质层上形成第二电介质层；在第二电介质层上再形成光刻胶层；利用前述互连部掩模板曝光光刻胶层。继而通过光刻、刻蚀、沉积等工序在第二电介质层形成互连部。

如图2至图4所示，本申请提供一种半导体器件1，包括堆叠结构100、沟道结构200、导电通道层300、至少一个导电通道柱301～304 以及互连层500。至少一个导电通道柱301～304中可包括第一导电通道柱301，互连层500可包括至少两层，在电通道层300上的第一层 510包括至少一个触点511～515。

互连层500的具体架构可根据控制电路的需求而定，其将堆叠结构100和沟道结构200按照设定的方式与控制电路电连接。一方面，当控制电路向互连层500发出信号后，互连层500按预设的路径将信号传输到对应的导电通道柱301～304；另一方面，互连层500的各触点511～515接收到信号也可按预设的路径将信号传输到控制电路。

如图2所示，半导体器件1需要不断升级，进而会在部分工序中尝试新工艺，然而经常会因为新工艺导致的应力变化造成半导体器件 1中的部分结构漂移。

例如原工艺状态下，沟道结构200的顶面位置在第一原位区域 200A处，第一导电通道柱301的位置也在第一原位区域200A处。具体地，沟道结构200和第一导电通道柱301可以同心设置，当然也可能在第一原位区域200A处有一些误差，二者在水平截面内的形态可以近似圆形。第一触点511位于第一原位区域200A偏向右侧处，第五触点515位于第一原位区域200A偏向左侧处。

在形成本申请提供的半导体器件1时，该半导体器件1中的沟道结构200、第一导电通道柱301和第一触点511的实际位置如图2，且三者之间也可相互具有偏移。响应于第一触点511的偏移，与第一触点511电连接的第一偏移互连部5212位置如图2所示，其相比于原有工艺的位置漂移到了右侧。同理，响应于第五触点515的偏移，第五偏移互连部5252的位置也相比于原有工艺的位置漂移到了右侧。

另一方面，第三导电通道柱303和第三触点513的实际位置如图2，第三导电通道柱303下方通常还对应一个台阶面，三者之间也可相互具有偏移。响应于第三触点513的偏移，与第三触点513电连接的第三偏移互连部5232位置如图2所示，其相比于原有工艺的位置漂移到了右侧。

新工艺所带来的应力变化很难预测，不过这种应力通常会具有一个趋势，例如朝向一个方向。示例性地，这种应力也可以朝向半导体器件1整体的中部，此时不同的区域例如核心区11和台阶区12可具有各自的应力趋势方向。图2至图4中的各沟道结构200以及各导电通道柱301～304都向右漂移，且二者间还可有进一步的偏差。同时互连层500的第一层510中设置的触点511～515也向右漂移。

如图3和图4所示，互连层500的第二层520设置于第一层510 的上侧。互连层500的第二层520中可设置各类金属互连。例如第一互连部521和第三互连部523。

半导体器件1可基于堆叠结构100而划分出台阶区12和核心区 11(存储区)，还可对应于共源线400(第四触点514处)划分出TSC 区。在水平面内，这三个区的外周可视为外周，例如外周包括第一边缘区13。第一互连部521位于第一触点511的上侧，其中，第一边缘互连部5211可位于边缘区13，即与沟道结构200对应的各触点511、 515的上侧的外周部分，同时也是原设定的工艺位置。第一边缘互连部5211与控制电路电连接以使第一互连部521作为逻辑电路中的位线。第一偏移互连部5212与第一边缘互连部5211连接，第一偏移互连部5212相对第一边缘互连部5211偏移，以保证第一边缘互连部5211 通过应力作用下的第一触点511而与至少一个沟道结构电连接。

在第三互连部523中，第三边缘互连部5231位于与台阶对应的触点512、513的外周中的边缘区13，同时也是原设定的工艺位置。第三偏移互连部5232与第三边缘互连部5231连接。第三偏移互连部 5232相对第三边缘互连部5231偏移，从而保证第三边缘互连部5231通过应力作用下的第三触点513而与选择栅层121电连接。

当堆叠结构100的堆叠层数较多时，仅靠第二层520可能不足以实现逻辑寻址所需的物理线路，或者外部电路的布线面积过大、较难设计接口。因此，进一步地，互连层500还可包括第三层530和第四层540。例如第三层530还包括与第三互连部523电连接的互连柱533。第四层540中的多个互连部通过第三层530中的多个互连柱533与第二层520中的互连部电连接，例如可与多个第二互连部522或多个第三互连部523在水平面内交叉配置。并对应设计互连柱533的位置，使得半导体器件1的结构紧凑。

本申请提供的半导体器件1，可基于灵活的工艺制造出来。该半导体器件1能适应各种工艺试验，制造周期短，同时保证正常的使用功能。进一步参考图4，半导体器件1的堆叠结构100包括在衬底700 上交替堆叠的栅极层120和绝缘层100。堆叠结构100包括台阶区12 和核心区11。在本文中核心区11还可被称为非台阶区，可以理解的，核心区11可以是非台阶区的一部分。

沟道结构200贯穿形成于堆叠结构100的核心区11。

导电通道层300设置于堆叠结构100的上侧。导电通道层300的材质可以与绝缘层110的材质相同。导电通道层可包括填充部320和填充绝缘层310。填充绝缘层310设置于堆叠结构100的核心区11处的上侧，可以与填充部320一体制作，也可以是与最上层的绝缘层一体制作。填充部320设置于堆叠结构100的台阶区12处的上侧，填充部320的上端可以与堆叠结构100的上端齐平。

导电通道层300中贯穿有至少一个导电通道柱301～304。导电通道柱301～304用于传输电路信号，通常竖直设置于导电通道层300中，其上端由导电通道层300的上端露出，其下端由导电通道层300的下端露出并与沟道结构200或栅极层120电连接。通常会设置较多的沟道结构200和堆叠结构100，进而通过对应设置的导电通道柱301～304 与电路电连接，以被控制、选择、读取或存储数据。

互连层500设置于导电通道层300的上侧，并可包括多个电介质层，即，第一层510至第四层540。互连层中的每个电介质层内可设置有导电部件，例如用于连接其上层和其下层的触点，例如用于形成连接图形的互连部。第二层520中的互连部512～524包括：位于原工艺位置的边缘互连部，以及响应于由于导电通道柱漂移而导致的、触点相对于边缘互连部的偏移而形成的偏移互连部。偏移互连部和边缘互连部连接。偏移互连部在第一层510的正投影覆盖至少一个触点。

在示例性实施方式中，半导体器件1包括：至少一个第一导电通道柱301。其与对应的沟道结构200电连接，并在水平面内相对沟道结构200可偏移。第一导电通道柱301上设置有第一触点511，第一触点511上可设置有第一互连部521。具体地，半导体器件1作为3DNAND型闪存，第一互连部521用于传输位线的信号。

在示例性实施方式中，在台阶区12处，栅极层120的上端包括未被堆叠结构100中的其它层覆盖的台阶面。半导体器件1包括：与台阶面一一对应并电连接的至少一个第二导电通道柱302。第二导电通道柱302上设置有第二触点512。第二触点512上设置有第二互连部 522。第二互连部522上还可设置有贯穿第三层530的第二互连柱532。具体地，半导体器件1作为3D NAND型闪存，第二互连部522可用于传输字线的信号。

在示例性实施方式中，堆叠结构100中的栅极层120～121包括选择栅层121。半导体器件1包括至少一个第三导电通道柱303，第三导电通道柱303与选择栅层121电连接。第三导电通道柱303上设置有第三触点513。第三触点513上设置有第三互连部523。具体地，半导体器件1作为3D NAND型闪存，第三互连部523可用于传输选择信号，以使其对应的沟道结构成为半导体器件1中被选择读取的沟道结构。

在示例性实施方式中，半导体器件1包括共源线400。共源线400 的上端可与堆叠结构100齐平，下端与衬底700电连接。共源线400 的材料可以是钨及其化合物等导电材料。半导体器件1包括与共源线 400电连接的第四导电通道柱304。第四导电通道柱304上侧设置有第四触点514。第四触点514上侧设置有第四互连部524。具体地，半导体器件1作为3DNAND型闪存，第四互连部524可用以提供公共源极信号。

示例性地，堆叠结构100包括叠置的多个子堆叠结构。如图4所示，堆叠结构100包括叠置的第一堆叠子结构100A和第二堆叠子结构110B。每个堆叠子结构用于形成子沟道孔，对应的一串子沟道孔连通形成用于形成沟道结构200的沟道孔。

在示例性实施方式中，台阶区12处还设置有虚拟沟道结构600。虚拟沟道结构600通常沿竖直方向同时贯穿导电通道层300和堆叠结构100，用于在制造过程中加强堆叠结构100的强度。虚拟沟道结构 600通常在制造沟道结构200的同时被制造出来，具有与沟道结构200 相似的具体构造，只是通常不接入电路。例如原工艺状态下，虚拟沟道结构600的顶面位置在第二原位区域600A处，

如图5至图9所示，本申请还提供一种用于制作半导体器件的掩模板系统，掩模板系统可包括：导电通道掩模板21，沟道孔掩模板22、台阶掩模板23、触点孔掩模板(未示出)和互连部掩模板24B。其中，台阶掩模板23通常是一组，每阶台阶可对应有一个掩模板。其余掩模板也可分为多块，例如台阶区12和非台阶区11分别设置一块。

掩模板通常是由石英玻璃作为基底，在基底上面镀有铬层。在制造掩模板时，铬层上涂感光胶，然后把已设计好的电路图形通过电子激光设备曝光在感光胶上，被曝光的区域会被显影出来。进而在铬层上形成电路图案。掩模板上的图案可以是镂空图案也可以是遮挡图案，只需要对应的区域上覆盖的光刻胶设置为正胶或负胶即可。其应用于对集成电路加工中，投影定位后，利用集成电路光刻机对所投影的电路进行光蚀刻。

在利用掩模板制造半导体器件1时，半导体器件1的各结构的带加工部位通常覆盖一层光刻胶，然后利用掩模板来在光刻胶上形成图形，进而基于该图形来干法刻蚀或湿法刻蚀对应的结构。导电通道掩模板21包括用于形成半导体器件1的导电通道的导电通道图案。示例性地以左侧为使用该导电通道掩模板21制造半导体器件时的工艺基准，导电通道掩模板21中，对应核心区11的图案可具有第一基准位置L1，对应台阶区12的图案可具有第二基准位置L2。

沟道孔掩模板22包括用于形成半导体器件1的沟道孔的沟道孔图案。其可分为各层子沟道孔的多个掩模板。可认为图6所示是最上层的子沟道孔具有的第一基准位置L1。

触点孔掩模板(未示出)包括用于形成半导体器件的触点孔的触点孔图案。其图案的位置与导电通道掩模板21对齐。

互连部掩模板24B可在边缘互连部掩模板24A的基础上制造。边缘互连部掩模板24A包括用于形成半导体器件的边缘互连部的边缘互连部图案2411～2421。进一步地，互连部掩模板24B还包括偏移互连部图案2412～2422。偏移互连部图案2412～2422用于形成与边缘互连部连接的偏移互连部。互连部掩模板24B的偏移互连部图案2412～2422 响应于触点相对于边缘互连部的偏移而在边缘互连部掩模板24A的基底也即互连部掩模板24B的基底形成。

在利用掩模板系统制造半导体器件1时，由于半导体器件1不可避免地会采用多层结构和套刻工艺，通过套刻工艺来使多道掩模板之间对齐。当一个掩模板分为多个子掩模板时，多个子掩模板之间也要套刻对准。例如利用标记对准。标记可以是一些设定好的标准图案，也可以是边线等。

本申请的各道掩模板中，导电通道掩模板21，沟道孔掩模板22、台阶掩模板23和触点孔掩模板需要套刻对准，同时，互连部掩模板24B与这些掩模板对齐时，其边缘互连部图案2411～2421也套刻对准。

由于其他工序可能采用了新工艺，使得利用导电通道掩模板21、沟道孔掩模板22和台阶掩模板23制造的半导体器件中，本应对正的各结构之间发生漂移，例如导电通道偏移较大，可能无法与待电连接的触点电连接。现有技术通常会设计一整套漂移后的掩模板来适应新工艺。本申请通过设置互连部掩模板24B，在设计、制造图案时，边缘互连部图案2411～2421是响应于触点相对于边缘互连部的偏移而形成的。

在互连部掩模板24B与其他的掩模板对齐后，其偏移互连部图案 2412～2422相对于触点孔图案、导电通道图案、沟道孔图案等偏移。进一步地，在实施对应的新工艺时，利用这样的偏移互连部图案2412～2422形成偏移互连部，利用触点孔图案、导电通道图案或沟道孔图案形成的触点、导电通道或沟道结构等结构。在应力的作用下，偏移互连部与触点、导电通道或沟道结构可以在结构上对应且电连接。

即使得制造出的半导体器件中，互连部中包括连接的偏移互连部和边缘互连部。偏移互连部与半导体器件中的其他结构电连接，具有边缘互连部的互连层可用于与外部电路电连接。避免了对整套掩模板全部重做，节约了时间，节省了成本，提高了生产进度。

示例性地，掩模板系统还包括：上选择栅掩模板、共源线掩模板、虚拟沟道孔掩模板。

上选择栅掩模板可包括第三导电通道图案。共源线掩模板可包括第四导电通道图案。虚拟沟道孔掩模板可包括虚拟沟道孔图案。这些道掩模板的改制成本也将被省下。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。