具有阻变结构的非易失性存储器件

相关申请的交叉引用

本申请要求2019年12月26日提交的申请号为10-2019-0175778的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开总体而言涉及一种非易失性存储器件，更具体而言，涉及一种具有阻变结构 的非易失性存储器件。

背景技术

随着设计规则的减少和集成度的提高，已经对能够保证结构稳定性和信号储存操作 可靠性的半导体器件结构进行了持续地研究。当前，诸如快闪存储器件的非易失性存储器件已得到广泛利用，其采用具有电荷隧穿层、电荷陷阱层和电荷阻挡层的三层层叠电 荷储存结构。

近来，已经提出了具有与现有的快闪存储器件不同的结构的各种非易失性存储器件。非易失性存储器件的示例是阻变式存储器件。尽管快闪存储器件通过电荷储存来实 现存储功能，但是阻变式存储器件具有在存储单元中的存储层，该存储层具有在高电阻 状态与低电阻状态之间的可变的电阻状态，并且以非易失性方式储存可变的电阻状态， 从而将预定的信号信息写入存储单元。

发明内容

根据本公开的一个方面的非易失性存储器件可以包括：衬底，其具有上表面；栅极线结构，其设置在所述衬底之上；栅极电介质层，其覆盖所述栅极线结构的一个侧壁表 面并且设置在所述衬底之上；沟道层，其设置为覆盖所述栅极电介质层并且设置在所述 衬底之上；位线结构和阻变结构，所述位线结构和所述阻变结构各自设置在所述衬底之 上以接触所述沟道层的不同部分；以及源极线结构，其设置在所述阻变结构中。栅极线 结构可以包括至少一个栅电极层图案和至少一个层间绝缘层图案，所述至少一个栅电极 层图案和至少一个层间绝缘层图案沿着与所述上表面垂直的第一方向交替地层叠，并且 可以沿与所述第一方向垂直的第二方向延伸。所述栅极线结构的一个侧壁表面可以是由 所述第一方向和所述第二方向限定的平面。所述位线结构和所述阻变结构可以沿着所述 第一方向延伸并且可以设置为沿所述第二方向彼此间隔开。所述源极线结构可以沿着所 述第一方向延伸。

根据本公开的另一方面的非易失性存储器件可以包括：衬底，其具有上表面；以及第一栅极线结构和第二栅极线结构，所述第一栅极线结构和第二栅极线结构设置在所述衬底之上。所述第一栅极线结构和所述第二栅极线结构中的每个可以包括至少一个栅电极层图案和至少一个层间绝缘层图案，所述至少一个栅电极层图案和所述至少一个层间绝缘层图案沿着与所述上表面垂直的第一方向交替地层叠，并且所述第一栅极线结构和所述第二栅极线结构可以沿与所述第一方向垂直的第二方向延伸，并且可以设置为沿与所述第一方向和所述第二方向垂直的第三方向彼此间隔开。非易失性存储器件还可以包括第一栅极电介质层和第一沟道层，所述第一栅极电介质层和第一沟道层沿着第三方向顺序地设置在所述第一栅极线结构的侧壁表面上。非易失性存储器件还可以包括第二栅极电介质层和第二沟道层，所述第二栅极电介质层和所述第二沟道层沿着所述第三方向顺序地设置在所述第二栅极线结构的侧壁表面上。非易失性存储器件还可以包括第一位线结构和第一阻变结构，所述第一位线结构和所述第一阻变结构设置在所述衬底之上、 在所述第一栅极线结构与所述第二栅极线结构之间，并且设置为分别接触所述第一沟道 层和所述第二沟道层。非易失性存储器件还可以包括第一源极线结构，所述第一源极线 结构设置在所述第一阻变结构中，以沿着所述第一方向延伸。所述第一位线结构和所述 第一阻变结构可以设置为沿着所述第二方向彼此间隔开预定距离。

在根据本公开的又一方面的制造非易失性存储器件的方法中，可以制备衬底。在所 述衬底之上形成栅极线结构，所述栅极线结构包括至少一个栅电极层图案和至少一个层 间绝缘层图案，所述至少一个栅电极层图案和所述至少一个层间绝缘层图案沿着与所述 衬底的上表面垂直的第一方向交替地层叠。所述栅极线结构可以沿与所述第一方向垂直 的第二方向延伸。可以形成栅极电介质层和沟道层，所述栅极电介质层和所述沟道层顺序地覆盖所述栅极线结构的一个侧壁表面。所述栅极线结构的一个侧壁表面可以是由所述第一方向和所述第二方向限定的平面。可以形成位线结构和阻变结构，所述位线结构 和所述阻变结构沿着所述第一方向延伸，并且接触在所述衬底之上的所述沟道层的不同 部分。可以形成源极线结构，所述源极线结构设置在所述阻变结构中，并且沿着所述第 一方向延伸。所述位线结构和所述阻变结构可以设置为沿所述第二方向彼此间隔开。

附图说明

图1是示意性地示出了根据本公开的实施例的非易失性存储器件的立体图。

图2是图1的非易失性存储器件的平面图。

图3是沿着图1的非易失性存储器件的线I-I’截取的截面图。

图4A和图4B是示意性示出了根据本公开的实施例的存储元件的操作的视图。

图5A和图5B是根据本公开的其他实施例的非易失性存储器件的平面图。

图6A和图6B是与图5A和图5B的非易失性存储器件的部分相对应的立体图。

图7至图13是示意性示出了根据本公开的实施例的制造非易失性存储器件的方法的视图。

具体实施方式

在下文中，将参照附图更详细地描述本公开的实施例。在附图中，为了清楚地表示每个器件的组件，将组件的尺寸(例如，组件的宽度和厚度)放大。本文中使用的术语 可以对应于考虑到实施例中的功能而选择的词语，并且术语的含义可以根据实施例所属 领域的普通技术人员而被解释为不同。如果明确地具体限定，则可以根据所述限定来解 释这些术语。除非另有限定，否则本文中使用的术语(包括技术术语和科学术语)具有 与实施例所属领域的普通技术人员通常所理解的相同含义。

此外，除非在上下文中另外明确使用，否则词语的单数形式的表述应理解为包括词 语的复数形式。将理解的是，术语“包含”、“包括”或“具有”旨在指定特征、数字、 步骤、操作、组件、元件、部件、或其组合的存在，但不用于排除添加一个或多个其他 特征、数字、步骤、操作、组件、元件、部件或其组合的存在或可能性。

此外，在执行方法或制造方法时，构成该方法的每个工艺可以与规定的次序不同地 进行，除非在上下文中明确地描述了特定的顺序。换言之，可以采用与所陈述的次序相同的方式来执行每个工艺，并且可以基本上同时执行每个工艺。此外，可以采用相反的 次序来执行以上每个工艺的至少一部分。

在本说明书中，术语“预定方向”可以是指包含以下的方向：在坐标系中确定的一个方向，以及与该方向相反的方向。作为示例，在x-y-z坐标系中，z方向可以包括与z 方向平行的方向。即，z方向可以是指如下的全部方向：z轴的绝对值在从原点0起沿着 z轴的正方向上增大的方向和z轴的绝对值在从原点0起沿着z轴的负方向上增大的方 向。在x-y-z坐标系中，x方向和y方向可以各自以基本上相同的方式来解释。

在本说明书中，从观察图的人的角度来看，“左”和“右”或“上”和“下”可以 解释为彼此相对位置的概念。

图1是示意性地示出了根据本公开的实施例的非易失性存储器件的立体图。图2是图1的非易失性存储器件的平面图。图3是沿着图1的非易失性存储器件的线I-I’截取 的截面图。

参见图1至图3，非易失性存储器件1可以包括：衬底101、第一栅极线结构12和 第二栅极线结构14、位线结构22、阻变结构24、源极线结构26、第一栅极电介质层312 和第二栅极电介质层314、以及第一沟道层322和第二沟道层324。非易失性存储器件1 还可以包括设置在衬底101之上的基板绝缘层110和沿与衬底101垂直的第一方向(即， z方向)延伸的绝缘结构28。

非易失性存储器件1可以包括第一存储元件1a和第二存储元件1b。第一存储元件1a可以包括：第一栅极线结构12、第一栅极电介质层312和第一沟道层322。第二存储 元件1b可以包括：第二栅极线结构14、第二栅极电介质层314和第二沟道层324。另外， 第一存储元件1a和第二存储元件1b可以共享位线结构22、阻变结构24、源极线结构 26和绝缘结构28。如下所述，第一存储元件1a和第二存储元件1b可以各自包括多个存 储单元。即，第一存储元件1a和第二存储元件1b可以在存储单元中储存不同的信号。

衬底101可以包括半导体材料。具体地，半导体材料可以包括：硅(Si)、锗(Ge)、 砷化镓(GaAs)等。衬底101可以掺杂有n型掺杂剂或p型掺杂剂。作为示例，衬底 101可以包括掺杂有n型掺杂剂或p型掺杂剂的阱区。

基板绝缘层110可以设置在衬底101上。基板绝缘层110可以使第一栅极线结构12和第二栅极线结构14、第一栅极电介质层312和第二栅极电介质层314、第一沟道层322 和第二沟道层324、位线结构22和源极线结构26各自与衬底101电绝缘。

尽管在图1中未示出，至少一个导电层和至少一个绝缘层可以设置在衬底101与基板绝缘层110之间。导电层和绝缘层可以形成各种电路图案。即，借助于非限制性示例， 导电层和绝缘层可以形成多个布线，或者可以构成诸如电容器或电阻器的无源元件或者 诸如二极管或晶体管的有源元件。

第一栅极线结构12可以设置在基板绝缘层110上。第一栅极线结构12可以包括第一栅电极层图案至第四栅电极层图案122a、122b、122c和122d以及第一层间绝缘层图 案至第五层间绝缘层图案132a、132b、132c、132d和132e，它们在基板绝缘层110上 沿着与衬底101的上表面垂直的第一方向(即，z方向)交替地层叠。第一层间绝缘层 图案132a可以设置为与基板绝缘层110接触。第五层间绝缘层图案132e可以设置为第 一栅极线结构12的最上层。

第一栅极线结构12可以沿与第一方向(即，z方向)垂直的第二方向(即，y方向) 延伸。第一栅电极层图案至第四栅电极层图案122a、122b、122c和122d可以通过第一 层间绝缘层图案至第五层间绝缘层图案132a、132b、132c、132d和132e彼此电绝缘。 第一栅电极层图案至第四栅电极层图案122a、122b、122c和122d可以各自为沿第二方 向(即，y方向)延伸的导线。第一栅电极层图案至第四栅电极层图案122a、122b、122c 和122d可以各自保持预定的电势。可以独立地或分开地控制第一栅电极层图案至第四栅 电极层图案122a、122b、122c和122d之中的每个的电势。

在一个实施例中，第一栅电极层图案至第四栅电极层图案122a、122b、122c和122d可以各自包括导电材料。导电材料可以例如包括：掺杂的半导体材料、金属、导电金属 氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以例如包括： n型掺杂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、 氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化 钌、或其两种或更多种的组合。第一层间绝缘层图案至第五层间绝缘层图案132a、132b、 132c、132d和132e可以各自包括绝缘材料。绝缘材料可以例如包括：氧化物、氮化物、 氮氧化物等。

在一些其他实施例中，第一栅极线结构12的栅电极层图案的数量可以不必限于四个。栅电极层图案可以设置为各种数量，并且层间绝缘层图案可以沿着第一方向(即，z 方向)将各种数量的栅电极层图案绝缘。

参见图1至图3，第一栅极电介质层312可以设置在基板绝缘层110上和第一栅极线结构12的一个侧壁表面S1上。这里，一个侧壁表面S1可以形成由第一方向和第二方 向限定的平面(即，z方向和y方向的y-z平面)。沿着与第一方向和第二方向垂直的第 三方向(即，x方向)，第一栅极电介质层312可以具有预定的厚度t1。厚度t1可以例 如是1纳米(nm)至30纳米(nm)(包括两端值)。

第一栅极电介质层312可以包括电介质材料。电介质材料可以例如包括：氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪等。电介质材料可以例如具有顺电特性。

第一沟道层322可以设置在基板绝缘层110上并且与第一栅极电介质层312接触。具体地，第一沟道层322可以设置在第一栅极电介质层312的一个表面S2上，该表面 S2由第一方向和第二方向(即，z方向和y方向)限定。沿着第三方向(即，x方向)， 第一沟道层322可以具有预定的厚度t2。厚度t2可以例如为1纳米(nm)至50纳米(nm) (包括两端值)。

第一沟道层322可以提供电路径，电载流子(electrical carrier)通过该电路径从位 线结构22移动到源极线结构26。如稍后所述的，当将等于或大于阈值电压的电压施加至第一栅电极层图案至第四栅电极层图案122a、122b、122c和122d中的至少一个时， 可以在第一沟道层322的一部分中形成具有低电阻的导电沟道，该部分在沿x方向观察 时与施加有电压的栅电极层图案重叠。电载流子可以移动穿过在位线结构22与源极线结 构26之间的导电沟道。电载流子可以包括电子或空穴。

第一沟道层322可以例如包括半导体材料。半导体材料可以例如包括：硅(Si)、锗(Ge)、砷化镓(GaAs)等。作为另一示例，半导体材料可以包括二维半导体材料。二 维半导体材料可以包括过渡金属二硫属化物(TMDC)、黑磷等。例如，过渡金属二硫属 化物可以包括：硒化钼(MoSe

再参见图1至图3，位线结构22和阻变结构24可以各自设置在基板绝缘层110上。位线结构22和阻变结构24可以各自设置为与第一沟道层322的表面S3接触。位线结构 22和阻变结构24可以在第二方向(即，y方向)上彼此间隔开。因此，位线结构22和 阻变结构24可以各自接触与第一沟道层322共同的表面S3的不同部分。位线结构22 和阻变结构24可以各自具有沿着第一方向(即，z方向)延伸的柱状形状。位线结构22 和阻变结构24可以各自沿着第三方向(即，x方向)接触第二沟道层324。

位线结构22可以包括导电材料。例如，导电材料可以包括掺杂的半导体材料、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。例如，导 电材料可以包括：掺杂有n型掺杂剂或p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、 铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、 碳化钛、硅化钨、硅化钛、硅化钽、氧化钌，或其两种或更多种的组合。

阻变结构24可以包括可变电阻材料。在可变电阻材料中，可以根据施加至可变电阻材料的电压的极性或大小来可变地改变内部电阻状态，并且可以在移除施加的电压之后以非易失性方式储存改变的内部电阻状态。作为示例，可变电阻材料可以具有根据电 压的极性或大小而变化的高电阻的内电阻状态和低电阻的内电阻状态。高电阻和低电阻 可以是指彼此区别的相对电阻值。

在一个实施例中，可变电阻材料可以包括具有氧空位的氧化物。例如，氧化物可以包括：氧化钛、氧化铝、氧化镍、氧化铜、氧化锆、氧化锰、氧化铪、氧化钨、氧化钽、 氧化铌、氧化铁，或它们中的两种或更多种的组合。在其它实施例中，可变电阻材料可 以包括例如：PCMO(Pr

再次参见图1，源极线结构26可以设置在阻变结构24的内部。即，阻变结构24 可以设置为沿着第三方向(即，x方向)以预定厚度t3围绕源极线结构26。例如，厚度t3可以为1纳米(nm)至100纳米(nm)(包括两端值)。

源极线结构26可以包括导电材料。例如，导电材料可以包括：掺杂的半导体材料、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。源极线 结构26可以包括与位线结构22基本上相同的材料。

绝缘结构28可以设置在衬底101上、位线结构22与阻变结构24之间。绝缘结构 28可以设置为接触位线结构22、阻变结构24、第一沟道层322和第二沟道层324。绝缘 结构28可以具有从基板绝缘层110沿第一方向(即，z方向)延伸的柱状形状。绝缘结 构28可以起到抑制电载流子经由除了第一沟道层322或第二沟道层324之外的路径在位 线结构22与源极线结构26之间移动的作用。绝缘结构28可以包括氧化物、氮化物或氮 氧化物。作为示例，绝缘结构28可以包括氧化硅、氮化硅或氮氧化硅。

位线结构22和源极线结构26可以各自保持预定的电势。位线结构22和源极线结构26的电势可以各自独立地或分开地被控制。在一个实施例中，在非易失性存储器件的 写入操作期间，当在第一沟道层322或第二沟道层324中形成导电沟道时，并且在位线 结构22与源极线结构26之间施加预定的电压时，电载流子可以移动穿过导电沟道。另 外，根据预定的电压，可以改变位于导电沟道与源极线结构26之间的阻变结构24的电 阻。改变的电阻可以储存在阻变结构24中作为信号信息。

参见图1至图3，第二沟道层324可以设置在基板绝缘层110上，以接触位线结构22、阻变结构24和绝缘结构28的侧壁表面。位线结构22、阻变结构24和绝缘结构28 的侧壁表面可以位于相同的平面S4上。平面S4可以是由第一方向和第二方向(即，z 方向和y方向)限定的平面。即，第二沟道层324可以设置在平面S4上。

沿着第三方向(即，x方向)，第二沟道层324可以具有预定的厚度t2。第二沟道层324的配置可以与第一沟道层322的配置基本相同。

第二栅极电介质层314可以设置在第二沟道层324的一个表面S5上。一个表面S5可以是由第一方向和第二方向(即，z方向和y方向)限定的平面。沿着第三方向(即， x方向)，第二栅极电介质层314可以具有预定的厚度t1。第二栅极电介质层314的配置 可以与第一栅极电介质层312的配置基本相同。

第二栅极线结构14可以设置在基板绝缘层110上，以接触第二栅极电介质层314的一个表面S6。第二栅极线结构14可以包括第一栅电极层图案至第四栅电极层图案 124a、124b、124c和124d以及第一层间绝缘层图案至第五层间绝缘层图案134a、134b、 134c、134d和134e，它们在基板绝缘层110上沿着第一方向(即，z方向)交替地层叠。 第一层间绝缘层图案134a可以设置为接触基板绝缘层110。第五层间绝缘层图案134e 可以设置为第二栅极线结构14的最上层。第二栅极线结构14可以沿第二方向(即，y 方向)延伸。第一栅电极层图案至第四栅电极层图案124a、124b、124c和124d以及第 一层间绝缘层图案至第五层间绝缘层图案134a、134b、134c、134d和134e的配置可以 与第一栅极线结构12的第一栅电极层图案至第四栅电极层图案122a、122b、122c和122d 以及第一层间绝缘层图案至第五层间绝缘层图案132a、132b，132c、132d和132e的配 置基本相同。

如上所述，在根据本公开的一个实施例的非易失性存储器件1中，横跨将位线结构22、绝缘结构28、阻变结构24和源极线结构26平分的y-z平面，第一栅极线结构12 和第二栅极线结构14可以左右对称地设置，第一栅极电介质层312和第二栅极电介质层 314可以左右对称地设置，并且第一沟道层322和第二沟道层324可以左右对称地设置。

在一个实施例中，第一存储元件1a和第二存储元件1b可以各自构成不同的操作单元。即，第一存储元件1a可以构成非易失性存储器件1的一个操作单元，而第二存储元 件1b可以构成非易失性存储器件1的另一个操作单元。位线结构22和源极线结构26 可以由不同的操作单元共享。另外，如下面参考图4A所述，第一存储元件1a和第二存 储元件1b可以分别在阻变结构24的不同部分中储存信号。作为示例，第一存储元件1a 可以使用阻变结构24的与第一沟道层322相邻的部分作为存储区域。第二存储元件1b 可以使用阻变结构24的与第二沟道层324相邻的部分作为存储区域。

第一栅极线结构12的第一栅电极层图案至第四栅电极层图案122a、122b、122c和122d的电势可以各自独立地或分开地被控制。在一个实施例中，当将操作电压施加至第 一栅极线结构12的第一栅电极层图案至第四栅电极层图案122a、122b、122c和122d 时，沿着x方向与施加有操作电压的电极层图案的部分重叠的第一栅极电介质层312的 部分、第一沟道层322的部分、位线结构22的部分、阻变结构24的部分和源极线结构 26的部分可以参与存储操作。同样地，第二栅极线结构14的第一栅电极层图案至第四 栅电极层图案124a、124b、124c和124d的电势可以各自独立地或分开地被控制。当将 操作电压施加至第二栅极线结构14的第一栅电极层图案至第四栅电极层图案124a、 124b、124c和124d中的至少一个时，沿着x方向与施加有操作电压的电极层图案重叠 的第二栅极电介质层314的部分、第二沟道层324的部分、位线结构22的部分、阻变结 构24的部分以及源极线结构26的部分可以参与存储操作。

图4A和图4B是示意性示出了根据本公开的实施例的存储元件的操作的视图。具体地，图4A是根据本公开的实施例的存储元件的平面图，而图4B是对应于图4A的平 面图的存储元件的电路图。

如图1至图3所示，根据一个实施例的非易失性存储器件1可以具有第一存储元件1a和第二存储元件1b。在下文中，将利用图1至图3的非易失性存储器件1的第一存储 元件1a来描述图4A的存储元件M的操作。此外，非易失性存储器件1的第二存储元 件1b的操作方法也可以与第一存储元件1a的操作方法基本相同。为了便于解释与存储 元件1a的操作有关的情况，在图4A中，省略了第一栅极线结构12的最上面的栅极绝 缘层图案134e，并且示出了第四栅电极层图案122d。

参照图4A和图4B，第一存储元件1a可以包括第一存储单元至第四存储单元MC1、MC2、MC3和MC4。图1至图3和图4A中所示的第一栅极线结构12的第一栅电极层 图案至第四栅电极层图案122a、122b、122c和122d可以分别对应于图4B的第一栅电 极至第四栅电极GL1、GL2、GL3和GL4。图4A中所示的位线结构22和源极线结构 26可以分别对应于图4B的位线BL和源极线SL。

参见图1至图3和图4A，第一栅极电介质层312和第一沟道层322的与第一栅电 极层图案122a重叠的部分可以与第一栅电极层图案122a一起构成第一开关晶体管ST1。 位线结构22、阻变结构24和源极线结构26的与第一栅电极层图案122a重叠的部分可 以构成第一阻变元件VR1。

类似地，第一栅极电介质层312和第一沟道层322的与第二栅电极层图案122b重叠的部分可以与第二栅电极层图案122b一起构成第二开关晶体管ST2。位线结构22、 阻变结构24和源极线结构26的与第二栅电极层图案122b重叠的部分可以构成第二阻变 元件VR2。

类似地，第一栅极电介质层312和第一沟道层322的与第三栅电极层图案122c重叠的部分可以与第三栅电极层图案122c一起构成第三开关晶体管ST3。位线结构22、 阻变结构24和源极线结构26的与第三栅电极层图案122c重叠的部分可以构成第三阻变 元件VR3。

类似地，第一栅极电介质层312和第一沟道层322的与第四栅电极层图案122d重叠的部分可以与第四栅电极层图案122d一起构成第四开关晶体管ST4。位线结构22、 阻变结构24和源极线结构26的与第四栅电极层图案122d重叠的部分可以构成第四阻变 元件VR4。

此外，对第一存储单元至第四存储单元MC1、MC2、MC3和MC4的写入操作可 以如下进行。作为一个示例，将参照图4B来描述第四存储单元MC4的写入操作。第一 存储单元至第三存储单元MC1、MC2和MC3的写入操作也可以采用与第四存储单元 MC4的写入操作相同的方式来执行。

参见图4B，第四栅电极GL4可以选自第一栅电极至第四栅电极GL1、GL2、GL3 和GL4。当经由第四栅电极GL4施加其大小等于或大于预定的阈值电压的开关电压时， 可以在第四开关晶体管ST4的沟道层中形成导电沟道。随后，可以在位线BL与源极线 SL之间施加写入电压。可以经由导电沟道将写入电压施加至第四阻变元件VR4。当写 入电压的绝对值等于或大于第四阻变元件VR4的设定电压或复位电压的绝对值时，第四 阻变元件VR4的内部电阻状态可以变化或改变为不同的状态。

此外，第四阻变元件VR4可以具有彼此区分的多个内部电阻状态，例如，高电阻 状态和低电阻状态。高电阻状态和低电阻状态的数量可以各自为至少两个或更多个。然 而，为了便于描述，下面将描述第四阻变元件VR4具有彼此区分的一种高电阻状态和一 种低电阻状态的示例。当写入电压的绝对值等于或大于设定电压的绝对值时，第四阻变 元件VR4的内部电阻状态可以改变为低电阻状态。作为另一示例，当写入电压的绝对值 等于或大于复位电压的绝对值时，第四阻变元件VR4的内部电阻状态可以改变为高电阻 状态。即使在移除写入电压之后，第四阻变元件VR4的内部电阻状态也可以保持为改变 的电阻状态。因此，高电阻状态或低电阻状态可以采用非易失性方式储存为信号信息。

此外，再次参见图4A，将再次描述第四存储单元MC4的上述写入操作。可以将开 关电压施加至第四栅电极层图案122d。结果，可以在沿着第三方向(即，x方向)与第 四栅电极层图案122d重叠的第一沟道层322中形成导电沟道。此时，可以在位线结构 22与源极线结构26之间施加写入电压。作为一个示例，作为施加写入电压的方法，可 以使用将不同的电势施加至位线结构22和源极线结构26的方法。

此外，可以将写入电压施加至阻变结构24的位于导电沟道与源极线结构26之间的第一操作区域24a。阻变结构24的第一操作区域24a可以包括阻变结构24的位于导电 沟道和源极线结构26彼此重叠的区域中的部分。此外，阻变结构24的第一操作区域24a 可以包括其中通过写入电压在阻变结构中形成电场的部分。

当写入电压的绝对值等于或大于阻变结构24的设定电压的绝对值或复位电压的绝 对值时，可以改变第一操作区域24A的内部电阻状态。当写入电压的绝对值等于或大于设定电压的绝对值时，第一操作区域24A的内部电阻状态可以改变为低电阻状态。作为 另一示例，当写入电压的绝对值等于或大于复位电压的绝对值时，第一操作区域24A的 内部电阻状态可以改变为高电阻状态。在移除写入电压之后，第一操作区域24A的内部 电阻状态可以保持为高或低的改变的电阻状态。结果，高电阻状态或低电阻状态可以采 用非易失性方式储存在第一操作区域24A中作为信号信息。

此外，读取储存在第一存储单元至第四存储单元MC1、MC2、MC3和MC4中的 信号的方法可以执行如下。作为一个示例，将参见图4B来描述读取储存在第四存储单 元MC4中的信号的过程。首先，可以选择与第四存储单元MC4相对应的第四栅电极 GL4。随后，可以经由第四栅电极GL4将等于或大于预定的阈值电压的开关电压施加至 第四存储单元MC4的栅电极。第四存储单元MC4的开关晶体管ST4可以导通，并且可 以通过开关电压在第四开关晶体管ST4的沟道层中形成导电沟道。随后，可以在位线 BL与源极线SL之间施加读取电压。此时，可以经由导电沟道将读取电压施加至第四阻 变元件VR4。因此，读取电压可以具有不改变储存在第四阻变元件VR4中的内部电阻的 状态的大小。

可以通过使用读取电压测量第四阻变元件VR4的电阻或电流量来读取第四阻变元件VR4的内部电阻的状态。结果，可以识别储存在第四阻变元件VR4中的信号信息。

再次参见图4A，将描述第四存储单元MC4的读取操作。可以将开关电压施加至第四栅电极层图案122d。据此，可以在沿第三方向(即，x方向)与第四栅电极层图案122d 重叠的第一沟道层322中形成导电沟道。此时，可以在位线结构22与源极线结构26之 间施加读取电压。在一个实施例中，可以通过将彼此不同的电势施加至位线结构22和源 极线结构26来执行施加读取电压。

可以将读取电压施加至阻变结构24的位于导电沟道与源极线结构26之间的第一操 作区域24A。可以通过读取电压来测量阻变结构24的第一操作区域24A的电阻。结果， 可以读取阻变结构24的第一操作区域24A的内部电阻状态。因此，可以识别储存在阻 变结构24的第一操作区域24A中的信号信息。

如上所述，可以使用第一存储元件1a来描述存储元件M的操作方法。再次参见图 1至图3，第二存储元件1b可以独立于第一存储元件1a而操作。在这种情况下，第二存 储元件1b可以具有阻变结构24的第二操作区域，并且第二操作区域可以包括在源极线 结构26与第二沟道层324之间的区域。也就是说，第二操作区域可以包括阻变结构24 的沿第三方向(即，x方向)与第二栅极线结构14的第一栅电极层图案至第四栅电极层 图案124a、124b、124c和124d重叠的部分。另外，第二操作区域可以包括如下的部分， 其中，在第二沟道层324中形成导电沟道之后，通过在位线结构22与源极线结构26之 间施加的写入电压而在阻变结构24中形成电场。

图5A和图5B是示意性地示出了根据本公开的另一实施例的非易失性存储器件的平面图。为了便于描述，图5B是省略了图5A的非易失性存储器件2的全局位线结构 GBL1、GBL2、GBL3和GBL4以及全局源极线结构GSL1、GSL2、GSL3和GSL4的 平面图。图6A和图6B是分别与图5A和图5B的非易失性存储器件的部分相对应的立 体图。

参见图5A和图5B，非易失性存储器件2可以包括沿第二方向(即，y方向)和第 三方向(即，x方向)布置的第一单元至第六单元A1、A2、A3、A4、A5和A6。第一 单元至第六单元A1、A2、A3、A4、A5和A6可以各自具有基本相同的配置。第一单元 至第六单元A1、A2、A3、A4、A5和A6中的每个可以分别具有与以上参照图1至图3 描述的非易失性存储器件1基本相同的配置。

在图5A和图5B中，作为一个实施例，非易失性存储器件2被示出为包括六个单 元，但是不必限于此。非易失性存储器件2可以具有不同数量的单元，该单元布置在第 二方向(即，y方向)和第三方向(即，x方向)两者上。

图6A是图5A的非易失性存储器件中包括第一单元A1、第三单元A3和第五单元 A5的部分的立体图。图6B是图5B的非易失性存储器件中包括第一单元A1、第三单元 A3和第五单元A5的部分的立体图。

参见图5A、图5B、图6A和图6B，公开了沿第二方向(即，y方向)延伸的第一 全局栅极线结构至第四全局栅极线结构GGL1、GGL2、GGL3和GGL4。第一全局栅极 线结构至第四全局栅极线结构GGL1、GGL2、GGL3和GGL4可以设置为沿第三方向 (即，x方向)彼此间隔开，并且可以各自沿第二方向(即，y方向)平行地设置。

参见图6A和图6B，第一全局栅极线结构GGL1可以包括第一栅电极层图案至第四栅电极层图案1122a、1122b、1122c和1122d以及第一层间绝缘层图案至第五层间绝缘 层图案1132a、1132b、1132c、1132d和1132e，它们沿着第一方向(即，z方向)交替 地层叠在基板绝缘层110上。第二全局栅极线结构GGL2可以包括第一栅电极层图案至 第四栅电极层图案1124a、1124b、1124c和1124d以及第一层间绝缘层图案至第五层间 绝缘层图案1134a、1134b、1134c、1134d和1134e，它们沿着第一方向(即，z方向) 交替地层叠在基板绝缘层110上。第三全局栅极线结构GGL3可以包括第一栅电极层图 案至第四栅电极层图案1126a、1126b、1126c和1126d以及第一层间绝缘层图案至第五 层间绝缘层图案1136a、1136b、1136c、1136d和1136e，它们沿着第一方向(即，z方 向)交替地层叠在基板绝缘层110上。第四全局栅极线结构GGL4可以包括第一栅电极 层图案至第四栅电极层图案1128a、1128b、1128c和1128d以及第一层间绝缘层图案至 第五层间绝缘层图案1138a、1138b、1138c、1138d和1138e，它们沿着第一方向(即，z 方向)交替地层叠在基板绝缘层110上。第一全局栅极线结构至第四全局栅极线结构 GGL1、GGL2、GGL3和GGL4中的每个的配置可以与以上参照图1至图3描述的第一 栅极线结构12或第二栅极线结构14的配置基本相同。

参见图5A、图5B、图6A和图6B，第一右栅极电介质层GI1b和第一右沟道层CH1b 可以设置在基板绝缘层110上，以在x方向上顺序地覆盖第一全局栅极线结构GGL1的 右侧壁表面。尽管在图5A、图5B、图6A和图6B中未示出，第一左栅极电介质层和第 一左沟道层可以设置为在x方向上顺序地覆盖第一全局栅极线结构GGL1的左侧壁表 面。

类似地，第二左栅极电介质层GI2a和第二左沟道层CH2a可以设置在基板绝缘层110上，以在x方向上顺序地覆盖第二全局栅极线结构GGL2的左侧壁表面。另外，第 二右栅极电介质层GI2b和第二右沟道层CH2b可以设置在基板绝缘层110上，以在x 方向上顺序地覆盖第二全局栅极线结构GGL2的右侧壁表面。

类似地，第三左栅极电介质层GI3a和第三左沟道层CH3a可以设置在基板绝缘层110上，以在x方向上顺序地覆盖第三全局栅极线结构GGL3的左侧壁表面。另外，第 三右栅极电介质层GI3b和第三右沟道层CH3b可以设置在基板绝缘层110上，以在x 方向上顺序地覆盖第三全局栅极线结构GGL3的右侧壁表面。

类似地，第四左栅极电介质层GI4a和第四左沟道层CH4a可以设置在基板绝缘层110上，以在x方向上顺序地覆盖第四全局栅极线结构GGL4的左侧壁表面。另外，尽 管在图5A、图5B、图6A和图6B中未示出，第四右栅极电介质层和第四右沟道层可以 设置在基板绝缘层110上，以在x方向上顺序地覆盖第四全局栅极线结构GGL4的右侧 壁表面。

此外，第一位线结构BL1、第一阻变结构RC1、第二位线结构BL2和第二阻变结 构RC2可以设置为在第一全局栅极线结构GGL1与第二全局栅极线结构GGL2之间沿y 方向彼此间隔开。第一位线结构BL1、第一阻变结构RC1、第二位线结构BL2和第二阻 变结构RC2可以各自设置为从基板绝缘层110沿第一方向(即，z方向)延伸的柱形状。

第一位线结构BL1、第一阻变结构RC1、第二位线结构BL2和第二阻变结构RC2 可以设置为沿着第三方向(即，x方向)接触第一右沟道层CH1b和第二左沟道层CH2a。 另外，第一绝缘结构IL1可以设置在：第一位线结构BL1与第一阻变结构RC1之间； 第一阻变结构RC1与第二位线结构BL2之间；以及第二位线结构BL2与第二阻变结构 RC2之间。

第一源极线结构SL1可以设置在第一阻变结构RC1的内部。同样地，第二源极线 结构SL2可以设置在第二阻变结构RC2的内部。第一源极线结构SL1和第二源极线结 构SL2可以各自从基板绝缘层110沿着第一方向(即，z方向)延伸。

参见图5A、图5B、图6A和图6B，第三位线结构BL3、第三阻变结构RC3、第四 位线结构BL4和第四阻变结构RC4可以设置为在第二全局栅极线结构GGL2与第三全 局栅极线结构GGL3之间沿着第二方向(即，y方向)彼此间隔开。第三位线结构BL3、 第三阻变结构RC3、第四位线结构BL4和第四阻变结构RC4可以各自设置为在基板绝 缘层110上沿第一方向(即，z方向)延伸的柱形状。

第三位线结构BL3、第三阻变结构RC3、第四位线结构BL4和第四阻变结构RC4 可以设置为沿着第三方向(即，x方向)接触第二右沟道层CH2b和第三左沟道层CH3a。 另外，第二绝缘结构IL2可以设置在：第三位线结构BL3与第三阻变结构RC3之间； 第三阻变结构RC3与第四位线结构BL4之间；以及第四位线结构BL4与第四阻变结构 RC4之间。

第三源极线结构SL3可以设置在第三阻变结构RC3的内部。同样地，第四源极线 结构SL4可以设置在第四阻变结构RC4的内部。第三源极线结构SL3和第四源极线结 构SL4可以各自在基板绝缘层110上沿第一方向(即，z方向)延伸。

在一个实施例中，第三位线结构BL3可以设置为沿着第三方向(即，x方向)与第 一位线结构BL1不重叠或仅部分重叠。第四位线结构BL4可以设置为沿着第三方向(即， x方向)与第二位线结构BL2不重叠或仅部分重叠。例如，第三位线结构BL3可以在y 方向上与第一位线结构BL1偏移。类似地，第四位线结构BL4可以在y方向上与第二 位线结构BL2偏移。

另外，第三阻变结构RC3和第三源极线结构SL3可以设置为分别沿着第三方向(即，x方向)与第一阻变结构RC1和第一源极线结构SL1不重叠或仅部分重叠。第四阻变结 构RC4和第四源极线结构SL4可以设置为分别沿着第三方向(即，x方向)与第二阻变 结构RC2和第二源极线结构SL2不重叠或仅部分重叠。例如，第三阻变结构RC3和第 三源极线结构SL3可以在y方向上与第一阻变结构RC1和第一源极线结构SL1偏移。 类似地，第四阻变结构RC4和第四源极线结构SL4可以在y方向上与第二阻变结构RC2 和第二源极线结构SL2偏移。

参见图5A、图5B、图6A和图6B，第五位线结构BL5、第五阻变结构RC5、第六 位线结构BL6和第六阻变结构RC6可以设置为在第三全局栅极线结构GGL3与第四全 局栅极线结构GGL4之间沿着第二方向(即，y方向)彼此间隔开。第五位线结构BL5、 第五阻变结构RC5、第六位线结构BL6和第六阻变结构RC6可以各自设置为在基板绝 缘层110上沿第一方向(即，z方向)延伸的柱形状。

第五位线结构BL5、第五阻变结构RC5、第六位线结构BL6和第六阻变结构RC6 可以设置为沿着第三方向(即，x方向)接触第三右沟道层CH3b和第四左沟道层CH4a。 另外，第三绝缘结构IL3可以设置在：第五位线结构BL5与第五阻变结构RC5之间； 第五阻变结构RC5与第六位线结构BL6之间；以及第六位线结构BL6与第六阻变结构 RC6之间。

第五源极线结构SL5可以设置在第五阻变结构RC5的内部。同样地，第六源极线 结构SL6可以设置在第六阻变结构RC6的内部。第五源极线结构SL5和第六源极线结 构SL6可以在基板绝缘层110上沿第一方向(即，z方向)延伸。

在一个实施例中，第五位线结构BL5可以设置为沿着第三方向(即，x方向)与第 三位线结构BL3不重叠或仅部分重叠。第五位线结构BL5可以设置为在x方向上与第 一位线结构BL1重叠。例如，第五位线结构BL5可以在y方向上与第三位线结构BL3 偏移。参见图5A和图6A，第一位线结构BL1和第五位线结构BL5可以电连接至第二 全局位线结构GBL2，第二全局位线结构GBL2设置为在衬底101之上沿第三方向(即，x方向)延伸。在一个实施例中，第二全局位线结构GBL2可以设置在第一位线结构BL1 和第五位线结构BL5之上。

此外，第三位线结构BL3可以电连接至第一全局位线结构GBL1，第一全局位线结构GBL1设置为在衬底101之上沿第三方向(即x方向)延伸。第一全局位线结构GBL1 可以设置为在第二方向(即，y方向)上与第二全局位线结构GBL2间隔开。

类似地，在一个实施例中，第六位线结构BL6可以设置为沿着第三方向(即，x方向)与第四位线结构BL4不重叠或仅部分重叠。第六位线结构BL6可以设置为在x方 向上与第二位线结构BL2重叠。例如，第六位线结构BL6可以在y方向上与第四位线 结构BL4偏移。第二位线结构BL2和第六位线结构BL6可以电连接至第四全局位线结 构GBL4，第四全局位线结构GBL4设置为在衬底101之上沿第三方向(即，x方向) 延伸。在一个实施例中，第四全局位线结构GBL4可以设置在第二位线结构BL2和第六 位线结构BL6之上。

此外，第四位线结构BL4可以电连接至第三全局位线结构GBL3，第三全局位线结构GBL3设置为在衬底101之上沿第三方向(即，x方向)延伸。第三全局位线结构GBL3 可以设置为沿第二方向(即，y方向)与第四全局位线结构GBL4间隔开。

在一个实施例中，第五阻变结构RC5和第五源极线结构SL5可以设置为沿着第三方向(即，x方向)分别与第三阻变结构RC3和第三源极线结构SL3不重叠或仅部分重 叠。第五阻变结构RC5和第五源极线结构SL5可以设置为在x方向上与第一阻变结构 RC1和第一源极线结构SL1重叠。第一源极线结构SL1和第五源极线结构SL5可以电 连接至第二全局源极线结构GSL2，第二全局源极线结构GSL2设置为在衬底101之上 沿第三方向(即，x方向)延伸。在一个实施例中，第二全局源极线结构GSL2可以设 置在第一源极线结构SL1和第五源极线结构SL5之上。

同时，第三源极线结构SL3可以电连接至第一全局源极线结构GSL1，第一全局源极线结构GSL1设置为在衬底101之上沿第三方向(即，x方向)延伸。第一全局源极 线结构GSL1可以设置为沿第二方向(即，y方向)与第二全局源极线结构GSL2间隔 开。

同样地，在一个实施例中，第六阻变结构RC6和第六源极线结构SL6可以设置为 沿着第三方向(即，x方向)分别与第四阻变结构RC4和第四源极线结构SL4不重叠或 仅部分重叠。第六阻变结构RC6和第六源极线结构SL6可以设置为沿x方向与第二阻 变结构RC2和第二源极线结构SL2重叠。第二源极线结构SL2和第六源极线结构SL6 可以电连接至第四全局源极线结构GSL4，第四全局源极线结构GSL4设置为在衬底101 之上沿第三方向(即，x方向)延伸。在一个实施例中，第四全局源极线结构GSL4可 以设置在第二源极线结构SL2和第六源极线结构SL6之上。

同时，第四源极线结构SL4可以电连接至第三全局源极线结构GSL3，第三全局源极线结构GSL3设置为在衬底101之上沿第三方向(即，x方向)延伸。第三全局源极 线结构GSL3可以设置为沿第二方向(即，y方向)与第四全局源极线结构GSL4间隔 开。

因此，再次参见图5A和图5B，第一位线结构BL1、第三位线结构BL3和第五位 线结构BL5可以沿着第三方向(即，x方向)相对于彼此呈锯齿形。同样地，第二位线 结构BL2、第四位线结构BL4和第六位线结构BL6可以沿着第三方向(即，x方向)相 对于彼此呈锯齿形。另外，第一阻变结构RC1、第三阻变结构RC3和第五阻变结构RC5 可以沿着第三方向(即，x方向)相对于彼此呈锯齿形。同样地，第二阻变结构RC2、 第四阻变结构RC4和第六阻变结构RC6可以沿着第三方向(即，x方向)相对于彼此呈 锯齿形。另外，第一源极线结构SL1、第三源极线结构SL3和第五源极线结构SL5可以 沿着第三方向(即，x方向)相对于彼此呈锯齿形。同样地，第二源极线结构SL2、第 四源极线结构SL4和第六源极线结构SL6可以沿着第三方向(即，x方向)相对于彼此 呈锯齿形。

再次参见图5A、图5B、图6A和图6B，具有第一单元至第六单元A1、A2、A3、 A4、A5和A6的非易失性存储器件可以如下执行随机存取的存储操作。作为一个示例性 示例，将示意性地描述第一单元A1的操作。首先，可以选择第二全局栅极线结构GGL2 的第四栅电极层图案1124d。

当将等于或大于预定的阈值电压的开关电压施加至第四栅电极层图案1124d时，可 以在第二左沟道层CH2a和第二右沟道层CH2b的沿着x方向分别与第四栅电极层图案1124d重叠的部分中形成导电沟道。因此，导电沟道可以形成为沿着第二方向(即，y 方向)覆盖第一单元至第四单元A1、A2、A3和A4。

此时，可以在第二全局位线结构GBL2与第二全局源极线结构GSL2之间施加写入电压或读取电压。另一方面，可以控制写入电压或读取电压，并且不将写入电压或读取 电压施加在：第一全局位线结构GBL1与第一全局源极线结构GSL1之间、第三全局位 线结构GBL3与第三全局源极线结构GSL3之间、第四全局位线结构GBL4与第四全局 源极线结构GSL4之间、以及第二全局源极线结构GSL2与第四全局位线结构GBL4之 间。即，可以分别控制第一全局位线结构GBL1、第三全局位线结构GBL3和第四全局 位线结构GBL4的电势以及第一全局源极线结构GSL1、第三全局源极线结构GSL3和 第四全局源极线结构GSL4的电势。

因此，可以将施加的写入电压或读取电压施加至第一阻变结构RC1的位于第一源极线结构SL1与第二左沟道层CH2a之间的操作区域。另外，可以对操作区域执行写入 操作或读取操作。写入操作和读取操作与以上参照图4A和图4B所述的写入操作和读取 操作基本相同。

根据本公开的上述实施例，非易失性存储器件中的阻变结构可以划分为两个操作区 域，并且两个操作区域可以独立地执行存储操作。即，两个操作区域中的每个可以各自对应于存储单元。因此，可以增加非易失性存储器件的存储单元密度。

根据本文公开的和本公开考虑的实施例，可以通过在衬底上三维地布置栅极线结构、位线结构、阻变结构、源极线结构、栅极电介质层和沟道层来配置多个存储单元。 另外，可以通过分开地或独立地控制施加至各个栅极线结构、位线结构和源极线结构的 电压来提供能够随机地存取多个存储单元的非易失性存储器件。

图7至图13是示意性地示出了根据本公开的一个实施例的制造非易失性存储器件的方法的视图。在一个实施例中，图7至图13可以描述形成图6A中所示的非易失性存 储器件的工艺。

参见图7，可以制备衬底101。衬底101可以包括半导体材料。具体地，半导体材 料可以包括例如：硅(Si)、锗(Ge)、砷化镓(GaAs)等。衬底101可以掺杂有n型掺 杂剂或p型掺杂剂。作为一个示例，衬底101可以包括掺杂有n型掺杂剂或p型掺杂剂 的阱区。

随后，可以在衬底101上形成基板绝缘层110。基板绝缘层110可以包括例如氧化物、氮化物或氮氧化物。基板绝缘层110可以例如通过化学气相沉积、物理气相沉积、 原子层沉积等形成。

尽管未在图7中示出，但是可以使用常规的集成电路技术在衬底101与基板绝缘层110之间形成至少一个导电层和至少一个绝缘层。导电层和绝缘层可以形成各种电路 图案。即，导电层和绝缘层可以形成多层的布线，或者可以构成诸如电容器或电阻器的 无源元件，或者诸如二极管或晶体管的有源元件。

再次参见图7，可以在基板绝缘层110上形成栅极层叠结构1000。可以通过在基板绝缘层110上交替地层叠第一导电层至第四导电层1120a、1120b、1120c和1120d以及 第一层间绝缘层至第五层间绝缘层1130a、1130b、1130c、1130d和1130e来形成栅极层 叠结构1000。此时，第一层间绝缘层1130a可以接触基板绝缘层110，并且第五层间绝 缘层1130e可以设置为栅极层叠结构1000的最上层。借助于示例，可以使用化学气相沉 积法、物理气相沉积法、原子层沉积法等作为形成第一导电层至第四导电层1120a、1120b、 1120c和1120d的方法。可以类似地使用化学气相沉积法、物理气相沉积法、原子层沉 积法等作为形成第一层间绝缘层至第五层间绝缘层1130a、1130b、1130c、1130d和1130e 的方法。

参见图8，可以图案化栅极层叠结构1000以形成暴露出基板绝缘层110的第一沟槽线至第三沟槽线10、20和30。第一沟槽线至第三沟槽线10、20和30可以在第一方向 (即，z方向)上穿通栅极层叠结构1000并且在第二方向(即，y方向)上延伸。

通过第一沟槽线至第三沟槽线10、20和30，可以形成第一全局栅极线结构至第四全局栅极线结构GGL1、GGL2、GGL3和GGL4。第一全局栅极线结构至第四全局栅极 线结构GGL1、GGL2、GGL3和GGL4可以设置为沿第三方向(即，x方向)彼此间隔 开，并且可以各自在第二方向(即，y方向)上平行地设置。第一全局栅极线结构GGL1 可以包括第一栅电极层图案至第四栅电极层图案1122a、1122b、1122c和1122d以及第 一层间绝缘层图案至第五层间绝缘层图案1132a、1132b、1132c、1132d和1132e，它们 在基板绝缘层110上沿着第一方向(即，z方向)交替地层叠。第二全局栅极线结构GGL2 可以包括第一栅电极层图案至第四栅电极层图案1124a、1124b、1124c和1124d以及第 一层间绝缘层图案至第五层间绝缘层图案1134a、1134b、1134c、1134d和1134e，它们 在基板绝缘层110上沿着第一方向(即，z方向)交替地层叠。第三全局栅极线结构GGL3 可以包括第一栅电极层图案至第四栅电极层图案1126a、1126b、1126c和1126d以及第 一层间绝缘层图案至第五层间绝缘层图案1136a、1136b、1136c、1136d和1136e，它们 在基板绝缘层110上沿着第一方向(即，z方向)交替地层叠。第四全局栅极线结构GGL4 可以包括第一栅电极层图案至第四栅电极层图案1128a、1128b、1128c和1128d以及第 一层间绝缘层图案至第五层间绝缘层图案1138a、1138b、1138c、1138d和1138e，它们 在基板绝缘层110上沿着第一方向(即，z方向)交替地层叠。

可以使用常规的光刻方法和刻蚀方法来图案化栅极层叠结构1000。可以应用干法刻 蚀法、湿法刻蚀法或它们的组合作为刻蚀方法。

参见图9，栅极电介质层GI1b、GI2a、GI2b、GI3a、GI3b和GI4a以及沟道层CH1b、CH2a、CH2b、CH3a、CH3b和CH4a可以形成在基板绝缘层110上并且在x方向上顺 序地形成在第一全局栅极线结构至第四全局栅极线结构GGL1、GGL2、GGL3和GGL4 的侧壁表面上。尽管在图9中未示出，但是栅极电介质层和沟道层可以类似地形成在第 一全局栅极线结构GGL1的左侧壁表面和第四全局栅极线结构GGL4的右侧壁表面上。 正如所示，所述侧壁表面可以各自形成为与由第一方向(即，z方向)和第二方向(即， y方向)限定的平面平行。

在一个实施例中，可以如下执行顺序地形成栅极电介质层GI1b、GI2a、GI2b、GI3a、GI3b和GI4a以及沟道层CH1b、CH2a、CH2b、CH3a、CH3b、CH4a的方法。首先， 可以沿着图8的第一沟槽线至第三沟槽线10、20和30的内壁表面形成电介质材料膜。 电介质材料膜可以包括例如：氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪等。例如， 电介质材料层可以具有顺电特性。作为一个示例，电介质层的厚度可以是1纳米(nm) 至30纳米(nm)(包括两端值)。例如，可以应用化学气相沉积法、原子层沉积法等作 为形成电介质材料膜的方法。

随后，可以选择性地去除形成在第一沟槽线至第三沟槽线10、20和30的底表面上的电介质材料膜和形成在第一沟槽线至第三沟槽线10、20和30的外侧的电介质材料膜， 以形成电介质材料层。例如，可以应用回蚀法作为选择性去除电介质材料膜的方法。结 果，可以在第一全局栅极线结构至第四全局栅极线结构GGL1、GGL2、GGL3和GGL4 的侧壁表面上形成作为电介质材料层的栅极电介质层GI1b、GI2a、GI2b、GI3a、GI3b 和GI4a。

随后，具有预定厚度的沟道材料膜可以形成在第一沟槽线至第三沟槽线10、20和30内部，第一沟槽线至第三沟槽线10、20和30中形成有栅极电介质层GI1b、GI2a、 GI2b、GI3a、GI3b和GI4a。例如，沟道材料膜可以包括掺杂的半导体材料或金属氧化 物。例如，半导体材料可以包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。金属氧化物可 以包括铟镓锌(In-Ga-Zn)氧化物。在一个实施例中，沟道材料膜可以包括：掺杂有n 型掺杂剂的硅(Si)或掺杂有n型掺杂剂的锗(Ge)。可选地，沟道材料膜可以包括c 轴对齐的铟镓锌(In-Ga-Zn)氧化物。例如，可以应用化学气相沉积法、原子层沉积法 等作为形成沟道材料膜的方法。作为一个示例，沟道材料膜的厚度可以是1纳米(nm) 至50纳米(nm)(包括两端值)。

随后，选择性地去除形成在第一沟槽线至第三沟槽线10、20和30的底表面上的沟道材料膜和形成在第一沟槽线至第三沟槽线10、20和30的外侧的沟道材料膜，以形成 沟道材料层。例如，可以应用回蚀方法作为选择性地去除沟道材料层的方法。结果，沟 道层CH1b、CH2a、CH2b、CH3a、CH3b和CH4a可以形成为在栅极电介质层GI1b、 GI2a、GI2b、GI3a、GI3b和GI4a的侧壁表面上的沟道材料层。

随后，可以用绝缘材料来填充第一沟槽线至第三沟槽线10、20和30，第一沟槽线至第三沟槽线10、20和30中形成有栅极电介质层GI1b、GI2a、GI2b、GI3a、GI3b和 GI4a以及沟道层CH1b、CH2a、CH2b、CH3a、CH3b和CH4a。例如，可以使用化学 气相沉积法、物理气相沉积法、涂覆法等来执行采用绝缘材料的填充工艺。结果，可以 形成第一绝缘结构至第三绝缘结构IL1、IL2和IL3。

参见图10，可以对第一绝缘结构至第三绝缘结构IL1、IL2和IL3进行图案化。在 一个实施例中，第一通孔10a和第二通孔10b可以沿第二方向(即，y方向)交替地形 成在第一绝缘结构IL1中。另外，第一通孔20a和第二通孔20b可以交替地形成在第二 绝缘结构IL2中。另外，第一通孔30a和第二通孔30b可以交替地形成在第三绝缘结构 IL3中。第一通孔10a、20a和30a以及第二通孔10b、20b和30b可以形成为沿着第二 方向(即，y方向)分别间隔开预定距离d。

第一绝缘结构IL1的第一通孔10a和第三绝缘结构IL3的第一通孔30a可以设置为沿着第三方向(即，x方向)彼此重叠。第一绝缘结构IL1的第一通孔10a和第三绝缘 结构IL3的第一通孔30a可以设置为沿着第三方向(即，x方向)不与第二绝缘结构IL2 的第一通孔20a重叠。

另外，第一绝缘结构IL1的第二通孔10b和第三绝缘结构IL3的第二通孔30b可以设置为沿着第三方向(即，x方向)彼此重叠。第一绝缘结构IL1的第二通孔10b和第 三绝缘结构IL3的第二通孔30b可以设置为沿着第三方向(即，x方向)不与第二绝缘 结构IL2的第二通孔20b重叠。

参见图11，第一通孔10a、20a和30a可以填充有导电材料以形成位线结构BL1、BL3、BL4和BL5。例如，导电材料可以包括：掺杂的半导体材料、金属、导电金属氮 化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。例如，导电材料可以包括： 掺杂有n型掺杂剂或p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌 (Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化 钨、硅化钛、硅化钽、氧化钌或其两种或多种的组合。

在一个实施例中，形成位线结构BL1、BL3、BL4和BL5的方法可以如下进行。作 为示例，可以使用化学气相沉积、物理气相沉积、原子层沉积等在第一通孔10a、20a 和30a的内部和外部沉积导电材料。随后，可以使用平坦化工艺去除沉积在第一通孔10a、 20a和30a外部的导电材料。作为平坦化工艺的示例，可以应用化学机械抛光(CMP) 或回蚀。

返回参见图11，可以用阻变材料来填充第二通孔10b、20b和30b，以形成阻变结 构RC1、RC3和RC5。阻变材料可以包括具有氧空位的氧化物。氧化物可以例如包括： 氧化钛、氧化铝、氧化镍、氧化铜、氧化锆、氧化锰、氧化铪、氧化钨、氧化钽、氧化 铌、氧化铁，或它们中的两种或更多种的组合。在另一个实施例中，阻变材料可以包括 PCMO(Pr

在一个实施例中，形成阻变结构RC1、RC3和RC5的方法可以如下进行。例如， 可以使用化学气相沉积、物理气相沉积、原子层沉积等在第二通孔10b、20b和30b的 内部和外部沉积阻变材料。随后，可以使用平坦化工艺去除沉积在第二通孔10b、20b 和30b外部的阻变材料。作为平坦化工艺的示例，可以应用化学机械抛光(CMP)或回 蚀。

参见图12，可以沿第一方向(即，z方向)对阻变结构RC1，RC3和RC5进行图 案化，以形成暴露基板绝缘层110的第三通孔(未示出)。随后，可以用导电材料来填充 第三通孔，以形成源极线结构SL1、SL3和SL5。具体地，可以使用化学气相沉积、物 理气相沉积、原子层沉积等在第三通孔的内部和外部沉积导电材料。随后，可以使用平 坦化工艺来去除沉积在第三通孔外部的导电材料。可以应用化学机械抛光(CMP)或回 蚀作为平坦化工艺的示例。

例如，导电材料可以包括：掺杂的半导体材料、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。例如，导电材料可以包括：掺杂有n型掺 杂剂或p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、 铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化 钽、氧化钌，或其两种或更多种的组合。

参见图13，沿第三方向(即，x方向)延伸的全局位线结构GBL1、GBL2和GBL3 以及全局源极线结构GSL1和GSL2可以形成在位线结构BL1、BL2、BL3和BL4以及 源极线结构SL1、SL3和SL5上。如图13所示，第二全局位线结构GBL2可以接触第 一位线结构BL1和第五位线结构BL5。第二全局源极线结构GSL2可以形成为接触第一 源极线结构SL1和第五源极线结构SL5。第一全局位线结构GBL1可以形成为接触第三 位线结构BL3，并且第一全局源极线结构GSL1可以形成为接触第三源极线结构SL3。 第三全局位线结构GBL3可以接触第四位线结构BL4。

可以应用在位线结构BL1、BL3、BL4和BL5以及源极线结构SL1、SL3和SL5 上形成导电材料层并图案化导电材料层的方法，作为形成全局位线结构GBL1、GBL2 和GBL3以及全局源极线结构GSL1和GSL2的方法。例如，可以应用化学气相沉积法、 物理气相沉积法、原子层沉积法等作为形成导电材料层的方法。在光刻工艺之后，可以 应用例如干法刻蚀、湿法刻蚀或其组合的刻蚀工艺作为图案化方法。

通过上述工艺，可以制造根据本公开的实施例的非易失性存储器件。

出于说明性目的，以上已经公开了本发明构思的实施例。本领域普通技术人员将理 解的是，在不脱离所附权利要求书中公开的发明构思的范围和精神的情况下，可以进行各种修改、添加和替换。