集成芯片和用于形成存储器器件的方法

技术领域

本申请的实施例涉及集成芯片和用于形成存储器器件的方法。

背景技术

许多现代电子器件包括电子存储器。具有一个选择器一个存储器单元(1S1MC)堆叠件的交叉点存储器体系结构由于其高密度而越来越受到人们的关注，适用于下一代电子存储器。下一代电子存储器的示例包括电阻式随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)、和磁阻随机存取存储器(MRAM)。

发明内容

根据本申请的一个实施例，提供了一种集成芯片，包括：衬底；阵列，位于衬底上面，并且包括沿着多个行和多个列的多个存储器堆叠件，其中，各个存储器堆叠件包括具有可变电阻的数据存储结构；多个字线，设置在阵列下方，并且沿着阵列的相应行延伸，其中，字线与相应行中的阵列的存储器堆叠件电连接；多个上部导电通孔，从存储器堆叠件的阵列之上延伸至接触相应字线的顶面。

根据本申请的另一个实施例，提供了一种集成芯片，包括：衬底；互连结构，位于衬底上面，其中，互连结构包括设置在介电结构内的多个导线和多个导电通孔；存储器堆叠件阵列，沿着多个行和多个列设置在介电结构内，其中，存储器堆叠件分别包括位于选择器上面的存储器单元；多个位线，设置在介电结构内，并且沿着阵列的相应列以第一方向延伸，其中，位线位于存储器堆叠件上面，并且与相应列中的阵列的存储器单元电连接；多个字线，设置在介电结构内，并且沿着阵列的相应行以第二方向延伸，其中，第二方向与第一方向正交，并且其中，字线位于存储器堆叠件下面，并且与相应行中的阵列的存储器单元电连接；并且其中，各个字线的底面与导电通孔和导线完全分隔开。

根据本申请的又一个实施例，提供了一种用于形成存储器器件的方法，方法包括：形成位于衬底上方的下部互连结构，其中，下部互连结构包括设置在介电结构内的导电通孔和导线；形成沿着下部互连结构的上表面的蚀刻停止层；形成位于蚀刻停止层上方的多个字线，使得导电通孔和导线从字线的底面偏移，其中，字线沿着第一方向延伸，并且彼此平行；形成分别沿着字线的顶面的多个存储器堆叠件；形成位于存储器堆叠件上方的多个位线，使得位线沿着与第一方向正交的第二方向延伸，其中，位线彼此平行；形成位于位线上方的上部层间介电层；以及形成位于上部层间介电层内的多个上部导电通孔，使得上部导电通孔接触相应字线的顶面，其中，上部导电通孔的各自顶面设置在位线之上。

本申请的实施例提供了用于存储器阵列的位线和字线连接。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1-图3示出了具有多个存储器单元的存储器器件的一些实施例的各种视图，多个存储器单元设置在互连结构中的上面的位线和下面的字线之间，其中上部导电通孔从存储器单元上方延伸至相应的字线的顶面；

图4A-图4C示出了图1至图3的存储器器件的一些可替代的实施例的各种视图；

图5示出了包括位于衬底上面的第一存储器阵列和第二存储器阵列的三维(3D)存储器阵列的一些实施例的截面图；

图6A-图6B示出了分别具有独立存储器区和嵌入式存储器区的封装结构的一些实施例的俯视图；

图7示出了图1-图3的存储器器件的一部分的一些实施例的透视图；

图8-图19示出了用于形成具有多个存储器单元的存储器器件的方法的一些实施例的一系列截面图，多个存储器单元设置在互连结构中的上面的位线和下面的字线之间，其中上部导电通孔从存储器单元上方延伸至相应的字线的顶面；

图20示出了图8-图19的方法的一些实施例的框图。

具体实施方式

本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

交叉点存储器阵列可以包括设置在位于衬底上面的互连结构内的多个存储器单元。存储器单元限定存储器阵列，并且以多行和多列(例如，以交叉开关阵列)布置。多个字线设置在存储器阵列下方，多个位线设置在存储器阵列上方。字线各自沿着存储器阵列中的单个行延伸，并且各自连接至单个行中的存储器单元。位线各自沿着存储器阵列中的单个列延伸，并且各自连接至单个列中的存储器单元。多个位线和多个字线通过设置在互连结构内的导电通孔和导线电连接至设置在衬底内/上方的半导体器件(例如晶体管)。因此，偏置电压可以通过互连结构中的导电通孔和导线施加至多个位线和多个字线，用以选择单个存储器单元(例如，用以读取/写入/擦除该单元)。

交叉点存储器阵列的一个挑战是字线与互连结构内的相应下部导电通孔之间的连接。例如，互连结构包括直接电连接至设置在衬底内和/或衬底上的晶体管的下部导电通孔和下部导线。在制造期间，第一字线可以形成在直接电连接至晶体管的下部导电通孔上方，使得在第一字线和晶体管之间存在电路径。用于形成第一字线的工艺可以包括第一字线的导电材料的反应离子蚀刻。反应离子蚀刻中使用的等离子体可以将电荷载流子(例如电子)添加至第一字线。由于第一字线相对较长，因此第一字线可以充当天线，并且因此在第一字线中可能会积聚大量的电荷载流子。大量的电荷载流子可能穿过下部导电通孔行进至晶体管，而导致晶体管的栅极介电层击穿。

另外，第一字线可以包括第一材料(例如钨)，其与下部导电通孔的第二材料(例如铝、铜、前述的合金等)不同。在制造期间，第一字线和下部导电通孔暴露于一种或者多种处理流体(例如蚀刻残留清洁液、去离子水等)。当下部导电通孔暴露于一种或者多种处理流体时，可能发生下部导电通孔的电腐蚀(例如，由于一种或着多种处理流体与第二材料之间的反应)。这可能导致在下部导电通孔和第一字线之间的界面处形成氧化物，由此导致下部导电通孔和第一字线之间的分层，和/或导致设置在第一字线上方的层(例如组成存储器单元的层)的分层。因此，交叉点存储器阵列的性能可能受到不利影响(例如成品率降低、存储器单元击穿、晶体管击穿等)。

本发明的各种实施例针对具有交叉点存储器阵列的集成芯片，该交叉点存储器阵列具有设置在多个字线和多个位线之间的多个存储器单元。在各种实施例中，位线位于存储器单元上面，而字线位于存储器单元下面。存储器阵列设置在包括导电部件的互连结构内，导电部件设置在介电结构内并且电连接至位线和字线。导电部件包括位于字线下面的下部导电通孔和下部导线，以及位于位线上面的上部导电通孔和上部导线。下部导电通孔和导线以非零距离从各个字线的底面偏移，以使介电结构沿着各个字线的底面连续地延伸，并且使得各个字线的底面与下部导电通孔和导线完全间隔开。另外，上部导电通孔从设置在位线上方的上部导线延伸，以与各个字线的顶面接触。这在各个字线和设置在衬底内和/或衬底上的相应的半导体器件(例如晶体管)之间形成电连接。

在集成芯片的制造期间，上部导电通孔形成在字线之后，从而在字线制造之后形成字线和相应的半导体器件之间的电路径。可以在每个字线的顶面上方形成上部导电通孔之前，将在字线中积聚的电荷载流子(例如电子)(例如由于反应性离子蚀刻而导致)驱散。例如，在形成上部导电通孔之前，电荷载流子去除工艺可以实施在字线上，以去除积聚的电荷载流子。这可以减少半导体器件的击穿。另外，由于下部导电通孔和导线偏移各个字线的底面，因此在字线和下部导电通孔之间可能不会发生电腐蚀。因此，这减少了字线和/或存储器单元的分层，从而提高了交叉点存储器阵列的性能(例如成品率)。

图1-图3示出了存储器器件100的一些实施例的各种视图，存储器器件100具有设置在多个字线120和多个位线128之间的多个一个选择器一个存储器单元(1S1MC)堆叠件126。图3示出了存储器器件100的一些实施例的俯视图。图1示出了沿着图3的线A-A′截取的存储器器件100的一些实施例的截面图。图2示出了沿着图3的线B-B’截取的存储器器件100的一些可替代的实施例的截面图。

存储器器件100包括位于衬底102上面的互连结构104。半导体器件106设置在衬底102内和/或上方。在一些实施例中，半导体器件106可以配置成晶体管。在这样的实施例中，半导体器件106可以包括栅极结构110和设置在衬底102内位于栅极结构110的相对侧上的源极/漏极区108。在一些实施例中，栅极结构110包括位于栅极介电层上面的栅极电极。隔离结构112设置在衬底102内位于相邻半导体器件106之间。互连结构104包括互连介电结构114、多个导电通孔116、和多个导线118。导电通孔116和导线118设置在互连介电结构114内，并且配置成将设置在存储器器件100内的器件彼此电连接。

多个字线120和多个位线128设置在互连介电结构114内位于导电通孔116和导线118的上部和下部层之间。在一些实施例中，字线120可以称为第一导线，位线128可以称为第二导线。多个字线120各自沿着第一方向(例如沿着x轴)横向地延伸。在各种实施例中，字线120布置成彼此平行。另外，多个位线128各自沿着与第一方向横切的第二方向(例如沿着y轴)横向地延伸。在一些实施例中，位线128布置成彼此平行。在另外的实施例中，第一方向与第二方向正交。在一些实施例中，字线120和位线128可以例如分别是或者包括铜、铝、钨、氮化钛、氮化钽、另外的合适的导电材料、或者前述的任意组合。在另外的实施例中，字线120和位线128可以例如分别包括诸如钨的单一材料。

多个1S1MC堆叠件126设置在多个字线120和多个位线128之间。在各种实施例中，1S1MC堆叠件126布置成具有多行和多列的阵列。在一些实施例中，单独的字线120和单独的位线128连接至各个单独的1S1MC堆叠件126。在另外的实施例中，相应的字线120连接至1S1MC堆叠件126的相应行。在又一些另外的实施例中，相应的位线128连接至1S1MC堆叠件126的相应列。

每个1S1MC堆叠件126包括位于阈值选择器122上面的存储器单元124。存储器单元124配置成存储数据，并且可以是非易失性存储器单元或者易失性存储器单元。在一些实施例中，存储器单元124可以是配置成根据数据存储结构的电阻状态来存储数据的电阻切换存储器单元(例如电阻随机存取存储器(RRAM)单元、相变随机存取存储器(PCRAM)单元、金属阳离子RRAM等)。例如，数据存储结构可以具有与第一数据状态(例如二进制“0”)相关联的高电阻状态，或者与第二数据状态(例如二进制“1”)相关联的低电阻状态。在一些实施例中，数据存储结构可以包括例如硫族化物、氧化物、氮化物，高k电介质、一些其他合适的电介质、或者前述的任意组合。在另外的实施例中，存储器单元124可以是磁阻随机存取存储器(MRAM)单元。在这样的实施例中，数据存储结构可以包括磁性隧道结(MTJ)，其配置成根据MTJ的磁取向来存储数据。另外，阈值选择器122配置成根据施加在阈值选择器122上的电压在低电阻状态和高电阻状态之间进行切换。例如，如果施加在阈值选择器122上的电压小于阈值电压，则阈值选择器122可以处于高电阻状态，而如果施加在阈值选择器122上的电压大于阈值电压，则阈值选择器122可以处于低电阻状态。

在一些实施例中，互连介电结构114沿着各个字线120的底面120bs在各个字线120的相对的外侧壁之间连续地延伸。因此，设置在互连结构104的下部区104lr中的导电通孔116和导线118从各个字线120的底面120bs偏移。在一些实施例中，底面120bs不直接接触任何导电通孔116，和/或与导电通孔116完全间隔开。在一些实施例中，底面120bs在整个底面120bs各处直接接触互连介电结构114。另外，上部导线118u和上部导电通孔116u位于多个位线128和字线120上面。上部导电通孔116u从上部导线118u连续地延伸至相应的字线120的顶面120ts。因此，字线120可以通过上部导电通孔116u电连接至相应的半导体器件106。

在一些实施例中，在存储器器件100的制造期间，用于形成字线120的工艺可以包括：在互连结构104的下部区104lr上方沉积导电材料(例如钨)；然后，在导电材料上实施干蚀刻，以限定字线120。干蚀刻可以包括将导电材料暴露于等离子体，则电荷载流子(例如电子)积聚在字线120中。由于在形成字线120之后形成上部导电通孔116u，因此可以在形成字线120和相应的半导体器件106之间的电路径之前，将积聚在字线120中的电荷载流子驱散。这可以减小半导体器件106中的栅极介电层击穿的可能性。另外，在一些实施例中，互连结构104的下部区104lr内的导电通孔116和导线118从各个字线120的底面120bs偏移，和/或与各个字线120的底面120bs完全间隔开。这可以防止字线120与互连结构104的下部区104lr内的导电过孔116和导线118之间发生电腐蚀。因此，减少了字线120、1S1MC堆叠件126、和/或位线128的分层，从而提高了存储器器件100的性能。

如图3的俯视图所示，字线120沿着第一方向(例如x轴)连续地延伸，并且彼此平行。另外，位线128沿着第二方向(例如y轴)延伸，并且彼此平行。在一些实施例中，第一方向与第二方向正交。另外，一个或者多个上部导电通孔116u位于相应的字线120和相应的位线128的正上方。

图4A示出了集成芯片400的一些实施例的截面图，集成芯片400包括设置在多个字线120和多个位线128之间的多个一个选择器一个存储器单元(1S1MC)堆叠件126。在一些实施例中，图4A的截面图可以沿着x-z平面截取。在另外的实施例中，图4A示出了沿着图3的线A-A’截取的存储器器件100的一些可替代的截面图。

集成芯片400包括位于衬底102上面的互连结构104。在一些实施例中，衬底102可以例如是或者包括单晶硅/CMOS块、硅锗(SiGe)、绝缘体上硅(SOI)、或者另外的合适的衬底材料，和/或可以包括第一掺杂类型(例如p型)。互连结构104包括多个导电通孔116、多个导线118、和互连介电结构。在一些实施例中，互连介电结构包括多个层间介电(ILD)层402、蚀刻停止层404、和钝化层406、408。在一些实施例中，多个导电通孔116和导线118可以例如分别是或者包括铝、铜、氮化钛、氮化钽、另外的合适的导电材料、或者前述的任意组合。在另外的实施例中，多个ILD层402可以例如分别是或者包括诸如二氧化硅的氧化物、低k介电材料、另外的合适的介电材料、或者前述的任意组合。在又一些另外的实施例中，蚀刻停止层404可以例如是或者包括二氧化硅、低k介电材料、氮化硅、碳化硅、极低k(ELK)介电材料、另外的合适的介电材料、或者前述的任意组合。在各种实施例中，钝化层406、408可以例如分别是或者包括二氧化硅、氧氮化硅、氧碳化硅、氮化硅、碳化硅、另外的合适的介电材料、或者前述的任意组合。

多个半导体器件106设置在衬底102内和/或上方。在一些实施例中，半导体器件106可以例如配置成晶体管或者另外的合适的半导体器件。在这样的实施例中，半导体器件106可以包括相应的源极/漏极区108、相应的栅极结构110、和相应的栅极覆盖层401。在一些实施例中，源极/漏极区108设置在衬底102内，并且可以包括与第一掺杂类型(例如p型)相反的第二掺杂类型(例如n型)。在另外的实施例中，栅极结构110可以包括位于相应的栅极介电层上面的相应的栅极电极。在各种实施例中，栅极电极可以例如是或者包括金属(例如铝、钨、钛、前述的任意组合等)、多晶硅、另外的合适的导电材料、或者前述的任意组合。在另外的实施例中，栅极介电层可以例如是或者包括二氧化硅、高k介电材料、另外的合适的介电材料、或者前述的任意组合。栅极覆盖层401是导电的，并且可以例如是或者包括钽、钛、硅化物、另外的合适的材料、或者前述的任意组合。另外，隔离结构112设置在衬底102内，并且可以横向地围绕相应的半导体器件106。在一些实施例中，隔离结构112可以例如配置成浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、或者另外的合适的隔离结构。在另外的实施例中，隔离结构112可以例如是或者包括二氧化硅、氮化硅、碳化硅、另外的合适的介电材料、或者前述的任意组合。

多个字线120和多个位线128设置在位于互连结构104的下部区104lr上面的上部ILD层402u内。在一些实施例中，蚀刻停止层404沿着下部区104lr中的最上面的ILD层402的顶面连续地延伸。蚀刻停止层404的顶面404ts沿着各个字线120的底面120bs连续地并且横向地延伸。在一些实施例中，蚀刻停止层404的顶面404ts沿着不间断路径沿着各个字线120的底面120bs连续地延伸，和/或直接接触各个字线120的整个底面120bs。在又一些另外的实施例中，蚀刻停止层404配置成将字线120与设置在互连结构104的下部区104lr内的导电通孔116和导线118分隔开(例如完全分隔开)。在各种实施例中，设置在互连结构104的下部区104lr内的导电通孔116和导线118以非零距离从各个字线的底面偏移。

在另外的实施例中，蚀刻停止层404可以例如是或者包括诸如二氧化硅的氧化物、低k介电材料、另外的介电材料、或者前述的任意组合，和/或可以具有在约100埃至1000埃的范围内或者小于约1000埃的厚度t1。应该理解的是，厚度t1的其他值在本公开的范围内。在一些实施例中，蚀刻停止层404的顶面404ts是基本平坦的(例如在化学机械平坦化(CMP)工艺的公差内的平坦的顶面)。例如，在一些实施例中，自位于蚀刻停止层404的顶面404ts和字线120的底面120bs之间的水平的水平线407，蚀刻停止层404的顶面404ts的高度在任意点处可以在厚度t1的约-5％至+5％的范围内变化。例如，如果厚度t1为约1000埃，则自水平的水平线407，蚀刻停止层404的顶面404ts的高度在约-50埃至+50埃的范围内变化。在其他的实施例中，自水平的水平线407，蚀刻停止层404的顶面404ts的高度在任意点处在约-5埃至+5埃的范围内变化。

在一些实施例中，在制造期间，字线120沿着蚀刻停止层404的顶面404ts沉积。因此，由于蚀刻停止层404的顶表面404ts基本平坦，因此字线120的底面120bs可以基本平坦。在一些实施例中，字线120包括诸如钨的单一材料。单一材料可以具有相对较高的硬度，使得蚀刻停止层404的基本平坦的顶面404ts可以防止字线120中的应力。这部分地减轻了字线120与位于字线120上面的结构(例如位线128和/或1S1MC堆叠件126)的分层。

多个1S1MC堆叠件126设置在多个字线120和多个位线128之间，以使得1S1MC堆叠件126位于相应的字线120的顶面120ts的上面。在各种实施例中，1S1MC堆叠件126布置成具有多行和多列的阵列。在一些实施例中，单独的字线120和单独的位线128连接至各个单独的1S1MC堆叠件126。在其他的实施例中，相应的字线120连接至1S1MC堆叠件126的相应行。在又一些另外的实施例中，相应的位线128连接至1S1MC堆叠件126的相应列。各个1S1MC堆叠件126包括位于阈值选择器122上面的存储器单元124。存储器单元124配置成存储数据，并且可以是非易失性存储器单元或者易失性存储器单元。

上部导线118u和上部导电通孔116u设置在上部ILD层402u内。在一些实施例中，上部导线118u垂直地设置在位线128之上。上部导电通孔116u从上部导线118u延伸至字线120、位线128、和/或设置在互连结构104的下部区104lr内的导线118。因此，上部导电通孔116u配置成将字线120和/或位线128电连接至半导体器件106和/或另外的集成芯片(未示出)。由于上部导电通孔116u接触字线120的顶面120ts而不是接触字线120的底面120bs，因此可以减小对半导体器件106的损坏(例如由于字线120中积聚的电荷载流子)和/或对字线120的损坏(例如由于字线120的分层)。这继而提高了集成芯片400的性能。

钝化层406、408位于上部ILD层402u和上部导电通孔116u和导线118u的上面。另外，接合焊盘405设置在第一钝化层406内，并且位于相应的上部导线118u上面。在一些实施例中，接合焊盘405可以延伸穿过第二钝化层408和/或可以包括不可视的开口(例如参见图4C)。另外，第二钝化层408位于第一钝化层的上面。接合焊盘405可以配置成将导线118和导电通孔116电连接至设置在另外的集成芯片(未示出)上的其他半导体器件。

图4B示出了图4A的集成芯片400的一些可替代的实施例的截面图。在一些实施例中，图4B的截面图可以沿着与x-z平面正交的y-z平面截取。在另外的实施例中，图4B示出了沿着图3的线B-B’截取的存储器器件100的一些可替代的截面图。

如图4B的截面图所示，在一些实施例中，存储器单元层409沿着各个位线128的底面128bs设置。在这样的实施例中，存储器单元层409设置在位线128和阈值选择器122的相应列之间。在另外的实施例中，存储器单元124限定在设置在位线128和相应的阈值选择器122之间的存储器单元层409的区域中。在又一些另外的实施例中，存储器单元层409包括设置在位线128和阈值选择器122之间的数据存储结构。在一些实施例中，数据存储结构可以包括例如硫族化物、氧化物、氮化物、高k电介质、或者一些其他合适的电介质。

例如，在一些实施例中，存储器单元124可以各自配置成RRAM单元。在这样的实施例中，存储器单元层409所具有的数据存储结构可以例如是或者包括金和/或铪氧化物、铜和铪氧化物、铝和铪氧化物、砷和铪氧化物、金碲和铪氧化物、氧化硅、氧化钛、氧化铝(例如Al

图4C示出了图4A的集成芯片400的一些可替代的实施例的截面图，其中，接合焊盘405设置在第一钝化层406和第二钝化层408内。在一些实施例中，接合焊盘405可以例如包括铝，和/或可以通过接触线(未示出)电连接至另外的集成芯片。应该理解的是，包括另外的材料的接合焊盘405也在本公开的范围内。

图5示出了包括位于衬底102上面的第一存储器阵列501和第二存储器阵列503的三维(3D)存储器阵列500的一些可替代的实施例的截面图。

第一存储器阵列501和第二存储器阵列503进行堆叠，使得第二存储器阵列503位于第一存储器阵列501上面，并且与第一存储器阵列501间隔开。在一些实施例中，第一存储器阵列501包括设置在多个字线120和多个位线128之间的多个一个选择器一个存储器单元(1S1MC)堆叠件126。1S1MC堆叠件126各自包括位于阈值选择器122上面的存储器单元124。另外，第二存储器阵列503包括设置在多个位线128和多个上部字线506之间的多个上部1S1MC堆叠件508。在一些实施例中，多个上部字线506与字线120平行地延伸，和/或包括与字线120相同的材料。在一些实施例中，多个上部1S1MC堆叠件508包括位于相应的上部阈值选择器502上面的相应的上部存储器单元504。在一些实施例中，上部存储器单元504可以配置成如图1、图2、图4A、图4B、或者图4C的存储器单元124。在另外的实施例中，上部阈值选择器502可以配置成如图1、图2、图4A、图4B、或者图4C的阈值选择器122。

图6A示出了包括从集成芯片602延伸的多个电连接器604的封装结构600的一些实施例的俯视图。在一些实施例中，集成芯片602可以配置成如图1-图3的存储器器件100。在这样的实施例中，多个1S1MC堆叠件(图1-图3的126)横向地设置在存储器区606上。在另外的实施例中，存储器区606在集成芯片602的大部分区域上连续地延伸。在又一些另外的实施例中，电连接器604配置成将设置在存储器区606内的器件电连接至另外的集成芯片(未示出)。在一些实施例中，存储器区606是集成芯片602上的唯一类型的半导体区，和/或存储器区也可以称为独立存储器区。

图6B示出了包括从集成芯片602延伸的多个电连接器604的封装结构607的一些实施例的俯视图。在一些实施例中，集成芯片602包括在单个衬底(例如图1和图2的衬底102)上方横向彼此相邻设置的存储器区606、中央处理单元(CPU)区608、静态随机存取存储器(SRAM)区610、和模拟区612。在这样的实施例中，存储器区606也可以称为嵌入式存储器区。在一些实施例中，多个1S1MC堆叠件(图1-图3的126)、字线(图1-图3的120)、和位线(图1-图3的128)横向地设置在嵌入式存储器区606内。另外，CPU器件(未示出)横向地设置在CPU区608内，SRAM器件(未示出)横向地设置在SRAM区610内，模拟器件(未示出)横向地设置在模拟区610内。在这样的实施例中，导电通孔(图1-图3的116)和导线(图1-图3的118)配置成将设置在存储器区606、CPU区608、SRAM区610、和模拟区612内的器件彼此电连接。另外，电连接器604可以电连接至导电通孔(图1-图3的116)和导线(图1-图3的118)。

图7示出了包括设置在多个位线128和多个字线120之间的多个1S1MC堆叠件126的存储器器件700的一些实施例的透视图。

在一些实施例中，1S1MC堆叠件126包括位于相应的阈值选择器122上面的相应的存储器单元124。在一些实施例中，1S1MC堆叠件126包括下部电极702、中间电极706、设置在下部电极702和中间电极706之间的阈值选择器层704、上部电极710、以及设置在中间电极706和上部电极710之间的数据存储结构708。下部电极702、中间电极706、和阈值选择器层704限定阈值选择器122。中间电极706、上部电极710、和数据存储结构708限定存储器单元124。在一些实施例中，上部电极710、中间电极706、和下部电极702可以例如分别是或者包括钨、钛、钽、另外的导电材料、或者前述的任意组合。

1S1MC堆叠件126布置在包括行和/或列的存储器阵列内。存储器阵列的一行内的1S1MC堆叠件126可操作地连接至字线120，而存储器阵列的一列内的1S1MC堆叠件126可操作地连接至位线128。这导致多个1S1MC堆叠件126分别与由字线和位线的相交所限定的地址相关联。在一些实施例中，存储器阵列连接至支持电路，该支持电路配置成通过上部导电通孔116u从多个1S1MC堆叠件126读取和/或写入多个1S1MC堆叠件126。在一些实施例中，支持电路包括位线(BL)解码器(未示出)、控制单元(未示出)、字线(WL)解码器(未示出)、和/或访问器件(未示出)。在一些实施例中，控制单元是微处理器单元。在另外的实施例中，访问器件可以是半导体器件(例如图1-图2的106)。

在一些实施例中，在存储器器件700的操作期间，控制单元可以将地址提供给WL解码器和/或BL解码器。该地址与存储器阵列内的单个1S1MC堆叠件126相关联。WL解码器配置成基于所接收到的地址，将信号(例如电流和/或电压)选择性地施加至一个或者多个字线120。另外，BL解码器配置成基于所接收到的地址，将信号(例如电流和/或电压)选择性地施加至一个或者多个位线128。例如，在存储器器件700的读取操作期间，BL解码器配置成将读取电压施加至多个位线128中的一者，使得至少一个1S1MC堆叠件126的输出可存取(例如在源代码行)。在另外的实施例中，在写入操作期间，WL解码器配置成将写入电压施加至多个字线120中的至少一者，使得至少一个1S1MC堆叠件126的电阻值可以设置和/或改变。

图8-图19示出了用于形成具有多个存储器单元的存储器器件的方法的一些实施例的截面图800-1900，多个存储器单元设置在互连结构中的上面的位线和下面的字线之间，其中上部导电通孔从位线上方延伸至相应的字线的顶面。虽然参考方法对图8-图19所示的截面图800-1900进行了描述，但是应该理解的是，图8-图19所示的结构不限于该方法，而是可以独立于该方法而单独存在。虽然将图8-图19描述为一系列动作，但是应该理解的是，这些动作不是限制性的，因为在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他的实施例中，可以完全或者部分省略图示和/或描述的一些动作。

如图8的截面图800所示，提供了衬底102，并且隔离结构112形成在衬底102内。在一些实施例中，衬底102可以是例如块状衬底(例如体硅衬底)、绝缘体上硅(SOI)衬底、或者一些其他合适的衬底，和/或可以包括第一掺杂类型(例如p型)。在一些实施例中，用于形成隔离结构112的工艺可以包括：1)选择性地蚀刻衬底102，以在衬底102中形成沟槽；以及2)用介电材料(例如二氧化硅、氮化硅、碳化硅等)填充(例如通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化等)沟槽。在另外的实施例中，通过在衬底102上方形成掩蔽层(未示出)，然后将衬底102暴露于配置成选择性地去除衬底102的未掩蔽部分的蚀刻剂，来选择性地蚀刻衬底102。

还在图8中示出，半导体器件106形成在衬底102上方和/或内部。在一些实施例中，半导体器件106配置成晶体管。在这样的实施例中，用于形成半导体器件106的工艺可以包括在衬底102的顶面上沉积和/或生长(例如通过CVD、PVD、ALD、热氧化等)栅极介电层。接下来，栅极电极层可以沉积在栅极介电层上。随后，对栅极介电层和电极层进行图案化(例如通过光刻/蚀刻工艺)，以分别形成栅极电介质和栅极电极，从而限定栅极结构110。在另外的实施例中，栅极覆盖层401形成和/或生长在栅极结构110的栅极电极上方。另外，源极/漏极区108形成在栅极结构110的相对侧上，从而限定了半导体器件106。在一些实施例中，通过利用设置在衬底102的顶面上的掩蔽层(未示出)的选择性离子注入，将第二掺杂类型的掺杂剂(例如n型掺杂剂)选择性地注入至衬底102中，来形成源极/漏极区108。在一些实施例中，第二掺杂类型与第一掺杂类型相反。在一些实施例中，栅极电极层可以包括例如多晶硅、铝、钛、另外的合适的导电材料、或者前述的任意组合。在另外的实施例中，栅极介电层可以包括例如二氧化硅、另外的合适的氧化物、高k介电材料、另外的合适的介电材料、或者前述的任意组合。在又一些另外的实施例中，栅极覆盖层401可以包括例如钽、钛、氮化钛、氮化钽、另外的合适的材料、或者前述的任意组合。

另外，如图8所示，互连结构104的下部区104lr形成在衬底102上方。互连结构104的下部区104lr包括多个层间介电(ILD)层402、多个导电通孔116、和多个导线118。在一些实施例中，ILD层402可以例如通过CVD、PVD、ALD、或者另外的合适的生长或者沉积工艺来沉积。另外，ILD层402可以例如是或者包括二氧化硅、低k介电材料、另外的合适的材料、或者前述的任意组合。另外，在一些实施例中，多个导电通孔116和多个导线118可以通过单镶嵌工艺或者双镶嵌工艺来形成。在另外的实施例中，多个导电通孔116和/或导线118可以例如分别是或者包括铜、铝、氮化钛、氮化钽、另外的合适的导电材料、或者前述的任意组合。

如图9的截面图900所示，蚀刻停止层404沿着互连结构104的下部区104lr中最顶层的ILD层402的上表面形成。在一些实施例中，蚀刻停止层404可以例如通过CVD、PVD、ALD、或者另外的合适的生长或者沉积工艺来形成。在另外的实施例中，蚀刻停止层404可以例如是或者包括氮化硅、碳化硅、氧氮化硅、氧碳化硅、极低k(ELK)介电材料、另外的合适的介电材料、或者前述的任意组合。ELK介电材料可以例如是具有小于约2.5、约2.0的介电常数、或者一些其他合适值的介电常数的电介质。

在另外的实施例中，用于形成蚀刻停止层404的工艺可以包括：1)在互连结构104的下部区104lr中的最顶层的ILD层402上方沉积(例如通过CVD工艺)介电材料(例如诸如二氧化硅的氧化物、低k介电材料等)；以及2)对介电材料实施平坦化工艺(例如CMP工艺)，以薄化蚀刻停止层404，并且使蚀刻停止层404的顶面404ts平坦或者基本平坦。在一些实施例中，平坦或者基本平坦的顶面在CMP工艺的公差内。在一些实施例中，沉积介电材料，使得在平坦化工艺之前，蚀刻停止层404的初始厚度ti在约3,000埃至5,000埃的范围内。应该理解的是，初始厚度ti的其他值也在本公开的范围内。在一些实施例中，在平坦化工艺之后，蚀刻停止层404具有约1,000埃或者在约100埃至1,000埃的范围内的厚度t1。应该理解的是，厚度t1的其他值也在本公开的范围内。在一些实施例中，自位于沿着蚀刻停止层404的顶面404ts的水平的水平线407，蚀刻停止层404的顶面404ts的高度在任意点处可以在厚度t1的约-5％至+5％的范围内变化。例如，如果厚度t1为约1000埃，则自水平的水平线407，蚀刻停止层404的顶面404ts的高度在约-50埃至+50埃的范围内变化。在其他的实施例中，自水平的水平线407，蚀刻停止层404的顶面404ts的高度在任意点处在约-5埃至+5埃的范围内变化。应该理解的是，自水平的水平线407，蚀刻停止层404的顶面404ts的高度的变化的其他值也在本公开的范围内。

如图10的截面图1000所示，字线层1002沉积在蚀刻停止层404上方，并且阈值选择器层1004沿着字线层1002沉积。在一些实施例中，字线层1002和/或阈值选择器层1004通过例如CVD、PVD、ALD、或者另外的合适的沉积或者生长工艺来沉积。在另外的实施例中，字线层1002可以例如是或者包括铜、铝、钨、氮化钛、氮化钽、另外的合适的导电材料、或者前述的任意组合。

在一些实施例中，字线层1002沿着蚀刻停止层404的顶面404ts沉积，从而确保字线层1002的顶面1002ts基本平坦(例如CMP工艺的公差内的平坦顶面)。在一些实施例中，字线层1002可以包括诸如钨的单一材料。单一材料可以具有相对较高的硬度，使得蚀刻停止层404的基本平坦的顶面404ts可以防止字线层1002中的应力。这部分地减轻了字线层1002和在字线层1002上方形成的层和/或结构(例如阈值选择器层1004)的分层。

如图11的截面图1100所示，在字线层(图10的1002)和阈值选择器层(图10的1004)上实施图案化工艺，从而限定(一些)字线120和(一些)阈值选择器线1102。在一些实施例中，图案化工艺包括：1)在阈值选择器层(图10的1004)上方形成掩蔽层(未示出)；2)根据掩蔽层在阈值选择器层(图10的1004)和字线层(图10的1002)上实施干刻蚀工艺，从而限定(一些)字线120和(一些)阈值选择器线；3)以及实施去除工艺，以去除掩蔽层。在一些实施例中，图案化字线层(图10的1002)，使得形成多个字线120，各个字线沿着第一方向(例如沿着x轴)横向地延伸，如图1-图3所示和描述的。在这样的实施例中，字线120布置成彼此平行。

在一些实施例中，干蚀刻工艺包括利用等离子体实施反应离子蚀刻。由于反应离子蚀刻和/或等离子体的功率，因此会将电荷载流子1104(例如电子)注入至字线120中。由于字线120的长度较长，因此大量的电荷载流子1104会积聚在各个字线120中。由于互连结构104的下部区104lr内的导线118和导电通孔116从字线120的底面120bs偏移，因此字线120与半导体器件106电隔离。这防止了字线120内的大量电荷载流子1104行进至半导体器件106，从而防止了半导体器件106的击穿。另外，由于下部区104lr内的导电通孔116和导线118从字线120的底面120bs偏移，因此字线120与导电通孔116和导线118之间可能不会发生电腐蚀。这进一步减轻了字线120和随后在字线120上方形成的层和/或结构的分层。

如图12的截面图1200所示，介电结构1202形成为围绕字线120和阈值选择器线1102。在一些实施例中，用于形成介电结构1202的工艺包括：1)在字线120和阈值选择器线1102上沉积(例如通过CVD、PVD、ALD等)介电材料(例如二氧化硅、低k介电材料等)；2)对介电材料实施平坦化工艺(例如CMP工艺)，直至到达阈值选择器线1102的上表面，从而限定介电结构1202。

如图13的截面图1300所示，存储器单元膜1302形成在阈值选择器线1102上方，并且位线层1304形成在存储器单元膜1302上方。在一些实施例中，存储器单元膜1302可以通过例如诸如PVD、ALD、溅射、CVD、化学镀、电镀、或者另外的合适的沉积或者生长工艺的一种或者多种沉积工艺来形成。在另外的实施例中，位线层1304可以例如通过CVD、PVD、ALD、溅射、或者另外的合适的沉积或者生长工艺来形成。在一些实施例中，位线层1304可以例如是或者包括铝、铜、氮化钛、氮化钽、钨、另外的合适的导电材料、或者前述的任意组合。

如图14的截面图1400所示，在图13的结构上实施图案化工艺，从而限定多个一个选择器一个存储器单元(1S1MC)堆叠件126和多个位线128。在一些实施例中，图4B示出了图14的截面图1400的正交视图的可替代的实施例。例如，图3可以示出图14的俯视图，从而图14的截面图1400沿着图3的线A-A'截取，图4B的截面图可以沿着图3的线B-B'截取。每个1S1MC堆叠件126包括位于阈值选择器122上面的存储器单元124。在一些实施例中，1S1MC堆叠件126包括每个具有多个存储器单元124的存储器单元层(例如图4B的409)，以及位于存储器单元层(例如图4B的409)下面的阈值选择器122。多个1S1MC堆叠件126设置在字线120和多个位线128之间。多个位线128各自沿着与第一方向横切的第二方向(例如沿着y轴)横向地延伸。在一些实施例中，图案化工艺包括：1)在位线层(图13的1304)上方形成掩蔽层(未示出)；2)将位线层(图13的1304)、存储器单元膜(图13的1302)、阈值选择器线(图13的1102)、和介电结构1202的未掩蔽区暴露于一种或者多种蚀刻剂，从而限定多个1S1MC堆叠件126和多个位线128；以及3)实施去除工艺，以去除掩蔽层。

在另外的实施例中，在图13的结构上实施的图案化工艺可以包括利用等离子体实施反应离子蚀刻。由于反应离子蚀刻和/或等离子体的功率，使得额外的电荷载流子1104可能会注入至字线120中。

如图15的截面图1500所示，上部ILD层402u形成在多个1S1MC堆叠件126上方。在一些实施例中，用于形成上部ILD层402u的工艺包括：1)在1S1MC堆叠件126上方沉积(例如PVD、CVD等)介电材料(例如二氧化硅、低k介电材料等)；以及2)对介电材料实施平坦化工艺(例如CMP工艺)，从而限定上部ILD层402u。在一些实施例中，上部ILD层402u形成在相邻的1S1MC堆叠件126之间，从而促进相邻的1S1MC堆叠件126之间的电隔离。

在进一步的实施例中，在形成上层ILD层402u之前，在字线120上实施电荷载流子去除工艺，以从字线120去除电荷载流子(图14的1104)。在一些实施例中，电荷载流子去除工艺可以包括将字线120暴露于紫外线(UV)光以从字线120喷射电荷载流子(图14的1104)、将字线120电连接至地从而将电荷载流子(图14的1104)从字线120去除、另外的合适的电荷载流子去除工艺、或者前述的任意组合。在一些实施例中，将字线120暴露于UV光可以通过光电效应从字线120去除电荷载流子(图14的1104)。

如图16的截面图1600所示，在上部ILD层402u和蚀刻停止层404上实施图案化工艺，以限定多个导电部件开口1602。在一些实施例中，图案化工艺包括：1)在上部ILD层402u的上表面上方形成掩蔽层(未示出)；2)将上部ILD层402u和蚀刻停止层404的未掩蔽区暴露于一种或者多种蚀刻剂，从而限定多个导电部件开口1602；以及3)实施去除工艺，以去除掩蔽层。在一些实施例中，多个导电部件开口1602各自包括位于导电通孔开口上面的导线开口。另外，导电部件开口1602暴露字线120的顶面120ts的至少一部分。

如图17的截面图1700所示，多个上部导电通孔116u和多个上部导线118u形成在导电部件开口(图16的1602)内。在一些实施例中，用于形成上部导电通孔116u和导线118u的工艺包括：1)在导电部件开口(图16的1602)内沉积(例如通过CVD、PVD、溅射、化学镀、电镀等)导电结构；以及2)对导电结构实施平坦化工艺(例如CMP工艺)，直至到达上部ILD层402u的上表面，从而限定上部导电通孔116u和导线118u。在另外的实施例中，上部导电通孔116u位于字线120的顶面120ts正上方，并且从上部导线118u连续地延伸，以邻接字线120的顶面120ts。在一些实施例中，上部导电通孔116u直接接触字线120的顶面120ts。在又一些另外的实施例中，上部导线118u电连接至设置在互连结构104的下部区104lr内的导电通孔116和/或导线118。另外，在一些实施例中，上部导电通孔116u邻接各个位线128的上表面(未示出)(例如参见图2-图3)。由于上部导电通孔116u形成在字线120之后，因此可以在形成位线128之后形成字线120和相应的半导体器件106之间的导电路径。在一些实施例中，积聚在字线120中的电荷载流子(例如电子)可以在形成导电路径之前(例如通过在形成导电路径之前实施图15中描述的电荷载流子去除工艺)进行驱散。这减少了半导体器件106的击穿。

如图18的截面图1800所示，第一钝化层406形成在上部ILD层402u上方，并且多个接合焊盘405形成在第一钝化层406内。接合焊盘405形成在相应的上部导线118u上方。在一些实施例中，第一钝化层406可以例如通过CVD、PVD、ALD、或者另外的合适的沉积工艺来沉积。在另外的实施例中，接合焊盘405可以例如通过CVD、PVD、溅射、化学镀、电镀、或者另外的合适的沉积或者生长工艺来形成。

如图19的截面图1900所示，第二钝化层408形成在第一钝化层406上方。在一些实施例中，第二钝化层408可以例如通过CVD、PVD、ALD、或者另外的合适的沉积工艺来形成。

图20示出了一些实施例的方法2000，该方法2000用于形成具有多个存储器单元的存储器器件，多个存储器单元设置在互连结构中的上面的位线和下面的字线之间，其中上部导电通孔从位线上方延伸至根据本发明的相应字线的顶面。虽然方法2000示出和/或描述为一系列动作或者事件，但是应该理解的是，该方法不限于所示出的顺序或者动作。因此，在一些实施例中，可以以与所示出的顺序不同的顺序来实施动作，和/或可以同时实施动作。另外，在一些实施例中，所示出的动作或者事件可以细分为多个动作或者事件，其可以在分隔开的时间实施，或者与其他动作或者子动作同时实施。在一些实施例中，可以省略一些示出的动作或者事件，并且可以包括其他未示出的动作或者事件。

在动作2002，半导体器件形成在衬底内部和/或上方。图8示出了对应于动作2002的一些实施例的截面图800。

在动作2004，互连结构的下部区形成在半导体器件和衬底上方。互连结构包括多个导电通孔和多个导线。图8示出了对应于动作2004的一些实施例的截面图800。

在动作2006，蚀刻停止层沿着互连结构的下部区的上表面形成。图9示出了对应于动作2006的一些实施例的截面图900。

在动作2008，字线层形成在蚀刻停止层上方，并且阈值选择器层形成在字线层上方。导电通孔和导线从字线层的底面偏移和/或与字线层的底面完全间隔开。图10示出了对应于动作2008的一些实施例的截面图1000。

在动作2010中，图案化字线层和阈值选择器层，以限定位于阈值选择器线下面的字线。图11示出了对应于动作2010的一些实施例的截面图1100。

在动作2012，存储器单元膜形成在阈值选择器线上方，并且位线层形成在存储器单元膜上方。图13示出了对应于动作2012的一些实施例的截面图1300。

在动作2014，图案化位线层、存储器单元膜、和阈值选择器线，从而限定多个位线和多个一个选择器一个存储器单元(1S1MC)堆叠件。图14示出了对应于动作2014的一些实施例的截面图1400。

在动作2016中，上部层间介电(ILD)层形成在多个1S1MC堆叠件上方。图15示出了对应于动作2016的一些实施例的截面图1500。

在动作2018，图案化上部ILD层，以在上部ILD层内限定多个导电部件开口。导电部件开口位于字线的顶面上面并且暴露字线的顶面。图16示出了对应于动作2018的一些实施例的截面图1600。

在动作2020，多个上部导电通孔和上部导线形成在导电部件开口内。上部导电通孔位于字线的顶面上面并且邻接字线的顶面，并且部分地限定至至少一个半导体器件的导电路径。图17示出了对应于动作2020的一些实施例的截面图1700。

因此，在一些实施例中，本发明涉及一种存储器器件，其具有多个存储器单元，该多个存储器单元设置在互连结构中的上面的位线和下面的字线之间，其中上部导电通孔从存储器单元上方延伸至相应字线的顶面。

在一些实施例中，本申请提供了一种集成芯片，包括：衬底；阵列，位于衬底上面，并且包括沿着多个行和多个列的多个存储器堆叠件，其中，各个存储器堆叠件包括具有可变电阻的数据存储结构；多个字线，设置在阵列下方，并且沿着阵列的相应行延伸，其中，字线与相应行中的阵列的存储器堆叠件电连接；多个上部导电通孔，从存储器堆叠件的阵列之上延伸至接触相应字线的顶面。在一个实施例中，集成芯片还包括：互连介电结构，位于衬底上面，其中，存储器堆叠件、字线、和上部导电通孔设置在互连介电结构内，并且其中，互连介电结构直接接触整个底面上的各个字线的底面。在一个实施例中，各个字线的底面限定在相应字线的第一外侧壁和相应字线的第二外侧壁之间，其中，第一外侧壁与第二外侧壁相对，并且其中，互连介电结构从第一外侧壁至第二外侧壁沿着不间断的路径连续地横向地延伸。在一个实施例中，集成芯片还包括：多个位线，设置在阵列之上，并且沿着阵列的相应列延伸，其中，位线与相应列中的阵列的存储器堆叠件电连接。在一个实施例中，多个上部导电通孔的顶面设置在位线之上。在一个实施例中，存储器堆叠件包括位于相应阈值选择器上面的相应存储器单元。在一个实施例中，阈值选择器的一者的底面沿着下面的字线的顶面设置。在一个实施例中，字线的宽度大于存储器堆叠件的宽度。在一个实施例中，字线包括第一材料，并且上部导电通孔包括不同于第一材料的第二材料。

在一些实施例中，本申请提供了一种集成芯片，包括：衬底；互连结构，位于衬底上面，其中，互连结构包括设置在介电结构内的多个导线和多个导电通孔；存储器堆叠件阵列，沿着多个行和多个列设置在介电结构内，其中，存储器堆叠件分别包括位于选择器上面的存储器单元；多个位线，设置在介电结构内，并且沿着阵列的相应列以第一方向延伸，其中，位线位于存储器堆叠件上面，并且与相应列中的阵列的存储器单元电连接；多个字线，设置在介电结构内，并且沿着阵列的相应行以第二方向延伸，其中，第二方向与第一方向正交，并且其中，字线位于存储器堆叠件下面，并且与相应行中的阵列的存储器单元电连接；并且其中，各个字线的底面与导电通孔和导线完全分隔开。在一个实施例中，多个导电通孔包括从位线之上延伸至直接接触相应字线的顶面的多个上部导电通孔。在一个实施例中，介电结构包括设置在字线与设置在字线下方的导电通孔和导线之间的蚀刻停止层，并且其中，蚀刻停止层的顶面直接接触整个的各个字线的底面。在一个实施例中，蚀刻停止层的顶面基本平坦。在一个实施例中，互连结构不具有直接接触字线的底面的导电通孔。在一个实施例中，集成芯片还包括：第二阵列，包括沿着多个行和多个列的多个第二存储器堆叠件，其中，第二存储器堆叠件分别包括位于第二选择器上面的第二存储器单元，其中，位线沿着第二阵列的相应列延伸，并且与相应列中的第二阵列的第二存储器单元电连接；上部字线，沿着第二阵列的相应行延伸，并且与相应行中的第二阵列的第二存储器单元电连接，其中，上部字线沿着第二方向延伸，并且其中，位线设置在上部字线和字线之间。在一个实施例中，导电通孔和导线包括铝和/或铜，并且其中，位线和字线包括钨。

在一些实施例中，本申请提供了一种用于形成存储器器件的方法，该方法包括：形成位于衬底上方的下部互连结构，其中，下部互连结构包括设置在介电结构内的导电通孔和导线；形成沿着下部互连结构的上表面的蚀刻停止层；形成位于蚀刻停止层上方的多个字线，以使导电通孔和导线从字线的底面偏移，其中，字线沿着第一方向延伸，并且彼此平行；形成分别沿着字线的顶面的多个存储器堆叠件；形成位于存储器堆叠件上方的多个位线，使得位线沿着与第一方向正交的第二方向延伸，其中，位线彼此平行；形成位于位线上方的上部ILD层；以及形成位于上部ILD层内的多个上部导电通孔，使得上部导电通孔接触相应字线的顶面，其中，上部导电通孔的各自顶面设置在位线之上。在一个实施例中，该方法还包括：形成位于衬底上的多个半导体器件，其中，下部互连结构内的导电通孔和导线电连接至半导体器件；其中，在形成存储器堆叠件和位线之前，字线与半导体器件电隔离，并且其中，在形成上导电通孔之后，字线与半导体器件电连接。在一个实施例中，形成蚀刻停止层包括：沉积沿着下部互连结构的顶面的介电材料；以及对介电材料实施平坦化工艺，从而将蚀刻停止层限定成具有基本平坦的顶面。在一个实施例中，形成多个字线包括：沉积沿着蚀刻停止层的顶面的字线层；以及在字线层上实施干刻蚀工艺，以限定多个字线。

根据本申请的一个实施例，提供了一种集成芯片，包括：衬底；阵列，位于衬底上面，并且包括沿着多个行和多个列的多个存储器堆叠件，其中，各个存储器堆叠件包括具有可变电阻的数据存储结构；多个字线，设置在阵列下方，并且沿着阵列的相应行延伸，其中，字线与相应行中的阵列的存储器堆叠件电连接；多个上部导电通孔，从存储器堆叠件的阵列之上延伸至接触相应字线的顶面。在一些实施例中，集成芯片还包括：互连介电结构，位于衬底上面，其中，存储器堆叠件、字线、和上部导电通孔设置在互连介电结构内，并且其中，互连介电结构直接接触整个的底面上的各个字线的底面。在一些实施例中，各个字线的底面限定在相应字线的第一外侧壁和相应字线的第二外侧壁之间，其中，第一外侧壁与第二外侧壁相对，并且其中，互连介电结构从第一外侧壁至第二外侧壁沿着不间断的路径连续地横向地延伸。在一些实施例中，集成芯片还包括：多个位线，设置在阵列之上，并且沿着阵列的相应列延伸，其中，位线与相应列中的阵列的存储器堆叠件电连接。在一些实施例中，多个上部导电通孔的顶面设置在位线之上。在一些实施例中，存储器堆叠件包括位于相应阈值选择器上面的相应存储器单元。在一些实施例中，阈值选择器的一者的底面沿着下面的字线的顶面设置。在一些实施例中，字线的宽度大于存储器堆叠件的宽度。在一些实施例中，字线包括第一材料，并且上部导电通孔包括不同于第一材料的第二材料。

根据本申请的另一个实施例，提供了一种集成芯片，包括：衬底；互连结构，位于衬底上面，其中，互连结构包括设置在介电结构内的多个导线和多个导电通孔；存储器堆叠件阵列，沿着多个行和多个列设置在介电结构内，其中，存储器堆叠件分别包括位于选择器上面的存储器单元；多个位线，设置在介电结构内，并且沿着阵列的相应列以第一方向延伸，其中，位线位于存储器堆叠件上面，并且与相应列中的阵列的存储器单元电连接；多个字线，设置在介电结构内，并且沿着阵列的相应行以第二方向延伸，其中，第二方向与第一方向正交，并且其中，字线位于存储器堆叠件下面，并且与相应行中的阵列的存储器单元电连接；并且其中，各个字线的底面与导电通孔和导线完全分隔开。在一些实施例中，多个导电通孔包括从位线之上延伸至直接接触相应字线的顶面的多个上部导电通孔。在一些实施例中，介电结构包括设置在字线和设置在字线下方的导电通孔和导线之间的蚀刻停止层，并且其中，蚀刻停止层的顶面直接接触整个的各个字线的底面。在一些实施例中，蚀刻停止层的顶面基本平坦。在一些实施例中，互连结构不具有直接接触字线的底面的导电通孔。在一些实施例中，集成芯片还包括：第二阵列，包括沿着多个行和多个列的多个第二存储器堆叠件，其中，第二存储器堆叠件分别包括位于第二选择器上面的第二存储器单元，其中，位线沿着第二阵列的相应列延伸，并且与相应列中的第二阵列的第二存储器单元电连接；以及上部字线，沿着第二阵列的相应行延伸，并且与相应行中的第二阵列的第二存储器单元电连接，其中，上部字线以第二方向延伸，并且其中，位线设置在上部字线和字线之间。在一些实施例中，导电通孔和导线包括铝和/或铜，并且其中，位线和字线包括钨。

根据本申请的又一个实施例，提供了一种用于形成存储器器件的方法，方法包括：形成位于衬底上方的下部互连结构，其中，下部互连结构包括设置在介电结构内的导电通孔和导线；形成沿着下部互连结构的上表面的蚀刻停止层；形成位于蚀刻停止层上方的多个字线，使得导电通孔和导线从字线的底面偏移，其中，字线沿着第一方向延伸，并且彼此平行；形成分别沿着字线的顶面的多个存储器堆叠件；形成位于存储器堆叠件上方的多个位线，使得位线沿着与第一方向正交的第二方向延伸，其中，位线彼此平行；形成位于位线上方的上部层间介电层；以及形成位于上部层间介电层内的多个上部导电通孔，使得上部导电通孔接触相应字线的顶面，其中，上部导电通孔的各自顶面设置在位线之上。在一些实施例中，形成存储器器件的方法还包括：形成位于衬底上的多个半导体器件，其中，下部互连结构内的导电通孔和导线电连接至半导体器件；并且其中，在形成存储器堆叠件和位线之前，字线与半导体器件电隔离，并且其中，在形成上导电通孔之后，字线与半导体器件电连接。在一些实施例中，形成蚀刻停止层包括：沉积沿着下部互连结构的顶面的介电材料；以及对介电材料实施平坦化工艺，从而将蚀刻停止层限定成具有基本平坦的顶面。在一些实施例中，形成多个字线包括：沉积沿着蚀刻停止层的顶面的字线层；以及在字线层上实施干刻蚀工艺，以限定多个字线。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。