制造半导体装置的方法及其装置

技术领域

本揭露为关于一种半导体装置及其制造方法，特别是关于一种包括Fin FET的半导体装置及其制造方法。

背景技术

本揭露为关于半导体集成电路，且更特定言之，为关于具有带有孔隙的磊晶源极/漏极(S/D)结构的半导体装置及其制造制程。随着半导体行业已发展至纳米技术制程节点以追求更高的元件密度、更高的效能及更低的成本，来自制造及设计问题的挑战已导致了三维设计的发展，诸如，鳍片式场效应晶体管(FinFET)及对具有高k(介电常数)材料的金属栅极结构的使用。时常通过使用栅极替换技术来制造金属栅极结构，且通过使用磊晶生长方法形成源极及漏极。

发明内容

根据本揭露的态样，一种制造包括Fin FET的半导体装置的方法，包括在基板上形成鳍片结构，鳍片结构在平面图中的第一方向上延伸。在基板上形成隔离绝缘层以使得鳍片结构的下部部分嵌入隔离绝缘层中。鳍片结构的上部部分自隔离绝缘层暴露。在鳍片结构的一部分上形成栅极结构，栅极结构在与平面图中的第一方向交叉的第二方向上延伸。在鳍片结构的自隔离绝缘层突出且未被栅极结构覆盖的侧壁上，以及隔离绝缘层的上部表面上，形成鳍片遮罩层。使鳍片结构的源极/漏极区域凹陷。在凹陷的鳍片结构上形成磊晶源极/漏极结构。其中，在使鳍片结构的源极/漏极区域凹陷中，使用组合蚀刻及沉积制程的电浆制程在沿第二方向的横截面中形成具有圆角形状的凹槽。

根据本揭露的另一态样，一种制造包括Fin FET的半导体装置的方法中，在基板上形成多个鳍片结构。这些鳍片结构在第一方向上延伸且在与平面图中的第一方向交叉的第二方向上布置。在基板上形成隔离绝缘层以使得这些鳍片结构的下部部分嵌入隔离绝缘层中，且这些鳍片结构的上部部分自隔离绝缘层暴露。在这些鳍片结构的源极/漏极区域的自隔离绝缘层突出的侧壁上，形成鳍片遮罩层。使这些鳍片结构的源极/漏极区域凹陷。在凹陷的鳍片结构中的每一者上形成磊晶源极/漏极结构以形成合并的源极/漏极磊晶层。在使此些源极/漏极区域凹陷中，使用组合蚀刻及沉积制程的电浆制程在沿第二方向的横截面中形成具有圆角形状的凹槽。

根据本揭露的一个态样，一种半导体装置包括隔离绝缘层、多个鳍片结构、源极/漏极磊晶层以及介电层。隔离绝缘层设置在基板上。这些鳍片结构设置在基板上，且在平面图中的第一方向上延伸。栅极结构设置在这些鳍片结构的部分上，且在与第一方向交叉的第二方向上延伸。介电层设置在隔离绝缘层的上部表面上。其中，未被栅极结构覆盖的这些鳍片结构凹陷至隔离绝缘层的上部表面下方。源极/漏极磊晶层形成在凹陷的鳍片结构上，且源极/漏极磊晶层与此些凹陷的鳍片结构中的每一者之间的界面中的每一者在沿第二方向的横截面中具有圆角形状。

附图说明

当结合附诸图阅读时，得以自以下详细描述最佳地理解本揭露。应强调，根据行业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。

图1图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图2图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图3图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图4图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图5A、图5B及图5C图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的视图；

图6图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图7A及图7B图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图8A及图8B图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图9图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图10图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图11图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图12图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图13图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图14图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图15图示根据本揭露的实施方式的用于半导体装置的制造操作的各种阶段中的一者的横截面图；

图16图示根据本揭露的实施方式的半导体装置的横截面图；

图17图示根据本揭露的实施方式的蚀刻装置的示意图。

【符号说明】

10:基板

10M:台面形状

15:遮罩层

15A:衬垫氧化物层

15B:氮化硅遮罩层

20:鳍片结构

25:凹槽

30:隔离绝缘层

40:栅极结构

42:介电层

44:栅极图案

46:帽绝缘层

48:栅极侧壁间隔物

50:鳍片遮罩层

55:袖状部分

60:磊晶源极/漏极结构

65:孔隙

65':孔隙

70:硅化物层

80:绝缘层

85:层间介电层

86:层间介电层

90:接触孔

100:接触插塞

100A:接触插塞

100B:接触插塞

102:栅极介电层

104:金属栅电极

110A:金属配线

110B:金属配线

1000:电浆蚀刻装置

1100:晶圆台

1200:反电极

具体实施方式

应理解，以下揭示内容提供用于实施本揭露的不同特征的许多不同实施方式或实例。以下描述部件及布置的特定实施方式或实例以简化本揭露。当然，此些仅为实例，且并不意欲为限制性的。举例而言，元件的尺寸并不限于所揭示的范围或值，而可取决于制程条件及/或元件的所期望性质。此外，在如下描述中第一特征在第二特征上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施方式，且亦可包括其中额外特征可形成为插入第一特征与第二特征而使得第一特征与第二特征可不直接接触的实施方式。为了简化及清楚，可以不同比例任意地绘制各种特征。在随附附图中，为了简明起见，可省略一些层/特征。

另外，为了描述简单，可在本文中使用诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(另外)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。另外，术语“由……制成”可意谓“包括”或“由……组成”。另外，在以下制造制程中，在所述操作中/在所述操作之间可存在一或更多个额外操作，且操作的次序可改变。在本揭露中，短语“A、B及C中的一者”意谓“A、B及/或C”(A、B、C、A与B、A与C、B与C，或A、B及C)，且并不意谓来自A的一个元件、来自B的一个元件以及来自C的一个元件，除非另有描述。可在其他实施方式中采用与关于一个实施方式所描述的彼些材料、配置、尺寸、制程及/或操作相同或类似的材料、配置、尺寸、制程及/或操作，且可省略其详细描述。

所揭示实施方式为关于半导体装置及其制造方法，特定言之为关于场效应晶体管(FET)的源极/漏极区域。诸如本文中所揭示的实施方式通常不仅适用于FinFET而且适用于其他FET。

图1至图12图示根据本揭露的实施方式的用于制造Fin FET装置的各种阶段的横截面图。应理解，可在图1至图12中所示的制程之前、在其期间以及在其之后提供额外操作，且可替换或消除以下所述操作中的一些而获得方法的额外实施方式。操作/制程的次序可互换。

可通过任何适当方法来图案化FinFET的鳍片结构。举例而言，可使用一或更多个光微影制程来图案化鳍片结构，包括双重图案化或多重图案化制程。大体而言，双重图案化或多重图案化制程组合了光微影及自对准制程，从而允许形成(例如)间距比另外使用单个、直接光微影制程可获得的图案小的图案。举例而言，在一个实施方式中，牺牲层形成在基板上并使用光微影制程图案化。使用自对准制程在已图案化的牺牲层旁边形成间隔物。接着移除牺牲层，且可接着使用剩余间隔物或心轴来图案化鳍片结构。组合了光微影及自对准制程的多重图案化制程通常导致形成一对鳍片结构。

在一些实施方式中，在基板10上形成遮罩层15以制造鳍片结构。通过(例如)热氧化制程及/或化学气相沉积(CVD)制程来形成遮罩层15。举例而言，基板10为p型硅或锗基板，其具有介于约1×10

或者，基板10可包括另一元素半导体，诸如，锗；化合物半导体，包括诸如SiC及SiGe的IV族-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的III族-V族化合物半导体；或其组合。在一个实施方式中，基板10为SOI(绝缘体上硅)基板的硅层。当使用SOI基板时，鳍片结构可能自SOI基板的硅层突出或可能自SOI基板的绝缘层突出。在后一情形下，SOI基板的硅层用以形成鳍片结构。亦可使用非晶基板(诸如，非晶Si或非晶SiC)或绝缘材料(诸如，氧化硅)作为基板10。基板10可包括已适当掺杂有杂质(例如，p型或n型导电性)的各种区域。

在一些实施方式中，遮罩层15包括(例如)衬垫氧化物(例如，氧化硅)层15A及氮化硅遮罩层15B。可通过使用热氧化或化学气相沉积(CVD)制程形成衬垫氧化物层15A。可通过物理气相沉积(PVD)(诸如，溅射方法)、CVD、电浆增强化学气相沉积(PECVD)、大气压化学气相沉积(APCVD)、低压CVD(LPCVD)、高密度电浆CVD(HDPCVD)、原子层沉积(ALD)及/或其他制程形成氮化硅遮罩层15B。

在一些实施方式中，衬垫氧化物层15A的厚度介于约2nm至约15nm之间，且氮化硅遮罩层15B的厚度介于约2nm至约50nm之间。进一步在遮罩层上形成遮罩图案。此遮罩图案为(例如)通过微影操作形成的抗蚀剂图案。

通过使用遮罩图案作为蚀刻遮罩，如图1中所示，形成衬垫氧化物层及氮化硅遮罩层的硬遮罩图案15。

接着，如图2中所示，通过使用硬遮罩图案15作为蚀刻遮罩，通过使用干式蚀刻方法及/或湿式蚀刻方法的沟槽蚀刻将基板10图案化成鳍片结构20。

在图2中，三个鳍片结构20设置在基板10上。然而，鳍片结构的数目并不限于三个。数目可小至一或多于三。在一些实施方式中，鳍片结构的数目介于5至1000之间，此些鳍片结构通过在后续操作中形成的源极/漏极磊晶层连接。在其他实施方式中，鳍片结构的数目介于5至100之间，此些鳍片结构通过在后续操作中形成的源极/漏极磊晶层连接。在一些实施方式中，鳍片结构的数目介于5至20之间，此些鳍片结构通过在后续操作中形成的源极/漏极磊晶层连接。另外，可与鳍片结构20的两个侧相邻地设置一或更多个虚设鳍片结构，以改良图案化制程中的图案保真度。

鳍片结构20可由与基板10相同的材料制成，且可自基板10连续地延伸。在此实施方式中，鳍片结构由Si制成。鳍片结构20的硅层可为本征的，或适掺杂有n型杂质或p型杂质。

在一些实施方式中，鳍片结构20的宽度W1介于约5nm至约40nm之间，且在其他实施方式中，介于约7nm至约12nm之间。在一些实施方式中，两个鳍片结构之间的空间S1介于约10nm至约50nm之间。在一些实施方式中，鳍片结构20的高度(沿Z方向)介于约100nm至约300nm之间，且在其他实施方式中，介于约50nm至100nm之间。

鳍片结构20的在栅极结构40(参见图5A)之下的下部部分可称作阱区域，且鳍片结构20的上部部分可称作通道区域。在栅极结构40之下，阱区域嵌入隔离绝缘层30(参见图5A)中，且通道区域自隔离绝缘层30突出。通道区域的下部部分亦可嵌入隔离绝缘层30中至约1nm至约5nm的深度。

阱区域的高度在一些实施方式中介于约60nm至100nm之间，且通道区域的高度介于约40nm至60nm之间，且在其他实施方式中介于约38nm至约55nm之间。

在形成鳍片结构20之后，在一些实施方式中进一步蚀刻基板10以形成台面形状10M，如图3中所示。在其他实施方式中，首先形成台面形状10M，并接着形成鳍片结构20。在某些实施方式中，不形成台面形状。

在形成鳍片结构20及台面形状10M之后，在鳍片结构之间的空间及/或一个鳍片结构与形成在基板10上的另一元件之间的空间中形成隔离绝缘层30。隔离绝缘层30亦可称为“浅沟槽隔离(shallow-trench-isolation,STI)”层。用于隔离绝缘层30的绝缘材料可包括氧化硅、氮化硅、氧氮化硅(SiON)、SiOCN、掺氟硅酸盐玻璃(FSG)或低介电常数介电材料的一或更多个层。通过LPCVD(低压化学气相沉积)、电浆CVD或可流动CVD形成隔离绝缘层。在可流动CVD中，可沉积可流动介电材料而非氧化硅。可流动介电材料(如其名称所指出)可在沉积期间“流动”，以填充具有高的深宽比的缝隙或空间。通常，将各种化学物质添加至含硅前驱物，以允许已沉积的膜流动。在一些实施方式中，添加氢化氮键。可流动介电前驱物(尤其是可流动的氧化硅前驱物)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)，或甲硅烷基胺(诸如，三甲硅烷基胺(TSA))。在多重操作制程中形成此些可流动氧化硅材料。在沉积可流动膜之后，使可流动膜固化且接着退火，以移除(若干)非所期望的元素以形成氧化硅。当移除(若干)非所期望的元素时，可流动膜致密化并收缩。在一些实施方式中，进行多个退火制程。可流动膜不止一次地固化并退火。可流动膜可掺杂有硼及/或磷。

首先在厚层中形成绝缘层30以使得鳍片结构嵌入厚层中，并使厚层凹陷以便暴露鳍片结构20的上部部分，如图4中所示。鳍片结构自隔离绝缘层30的上部表面的高度H1在一些实施方式中介于约20nm至约100nm之间，且在其他实施方式中介于约30nm至约50nm之间。在使隔离绝缘层30凹陷之后或之前，可执行热制程(例如，退火制程)，以改良隔离绝缘层30的品质。在某些实施方式中，通过在惰性气体环境(诸如，N

在形成绝缘层30之后，在鳍片结构20上形成栅极结构40，如图5A至图5C中所示。图5A为例示性透视图，图5B为沿图5A的线a-a的例示性横截面图，且图5C为沿图5A的线b-b的例示性横截面图。图6、图7A、图8A及图9至图12亦为沿图5A的线b-b的横截面图。图7B及图8B为沿图5A的线c-c的横截面图。

如图5A中所示，栅极结构40在X方向上延伸，而鳍片结构20在Y方向上延伸。

为了制造栅极结构40，在隔离绝缘层30及已暴露的鳍片结构20上形成介电层及多晶硅层，且接着执行图案化操作，以便获得包括由多晶硅制成的栅极图案44及介电层42的栅极结构。在一些实施方式中，通过使用硬遮罩来图案化多晶硅层，且硬遮罩保留在栅极图案44上作为帽绝缘层46。硬遮罩(帽绝缘层46)包括绝缘材料的一或更多个层。在一些实施方式中，帽绝缘层46包括形成在氧化硅层上的氮化硅层。在其他实施方式中，帽绝缘层46包括形成在氮化硅层上的氧化硅层。用于帽绝缘层46的绝缘材料可通过CVD、PVD、ALD、电子束(e-beam)蒸镀或其他适当制程形成。在一些实施方式中，介电层42可包括氧化硅、氮化硅、氧氮化硅或高介电常数介电质的一或更多个层。在一些实施方式中，介电层42的厚度介于约2nm至约20nm之间，且在其他实施方式中介于约2nm至约10nm之间。栅极结构的高度H2在一些实施方式中介于约50nm至约400nm之间，且在其他实施方式中介于约100nm至200nm之间。

在一些实施方式中，采用栅极替换技术。在此情形下，栅极图案44及介电层42分别为随后被移除的虚设栅电极及虚设栅极介电层。若采用先栅极技术，则将栅极图案44及介电层42用作栅电极及栅极介电层。

另外，栅极侧壁间隔物48形成在栅极图案的两个侧壁上。侧壁间隔物48包括绝缘材料(诸如，SiO

接着，如图6中所示，在鳍片结构20上形成鳍片遮罩层50。鳍片遮罩层50是由包括基于氮化硅的材料(诸如，SiN、SiON、SiOCN或SiCN)的介电材料制成。在一个实施方式中，将SiN用作鳍片遮罩层50。通过CVD、PVD、ALD、电子束蒸镀或其他适当制程形成鳍片遮罩层50。在一些实施方式中，鳍片遮罩层50的厚度介于约3nm至约30nm之间。

在一些实施方式中，鳍片遮罩层50及用于栅极结构的侧壁间隔物48为单独地形成。在其他实施方式中，将同一毯覆层用于鳍片遮罩层50及侧壁间隔物48。

在形成鳍片遮罩层50之后，使鳍片结构20的上部部分凹陷，且通过干式蚀刻及/或湿式蚀刻操作移除鳍片遮罩层50的设置介于隔离绝缘层突出的鳍片结构的侧表面及顶表面上的部分。如图7A及图7B中所示，鳍片结构20的上部部分向下凹陷(被蚀刻)至等于或低于在隔离绝缘层30的上部表面上的鳍片遮罩层50的上部表面的水准。

在一些实施方式中，如图7A中所示，凹陷的鳍片结构20的顶部(凹槽25的底部)具有U形、半圆形或子弹头形状(可统称为圆角形状(rounded corner shape)，或称倒圆拐角形状)，其为沿栅极延伸方向(X)的横截面图。在一些实施方式中，自圆角形状中排除V形及矩形形状。在一些实施方式中，在(例如)半圆形及子弹头形状的情形下，在凹陷的鳍片结构的顶部沿X方向的横截面图中不存在平直或线性的部分。在子弹头形状的情形下，两条曲线在凹槽的底部相遇，形成顶点。在其他实施方式中，在(例如)U形的情形下，存在小的平直或线性部分，其具有介于约0.5nm至约2nm之间的长度。在一些实施方式中，圆角形状并非具有恒定外径的半圆形状。在一些实施方式中，弯曲或倒圆的部分(并非笔直部分)不具有恒定的外径或曲率。在一些实施方式中，圆角的最大外径在一些实施方式中介于约0.5nm至约2nm之间。

沿Y方向(其为源极至漏极方向)，凹陷的鳍片结构20的凹槽或顶部亦具有U形，其具有圆角及平直或线性的底部部分。在一些实施方式中，平直或线性的底部部分的宽度L1为凹槽25在Y方向上的最大宽度L2的约10％至约90％。在其他实施方式中，L1为L2的约30％至70％。在一些实施方式中，L1介于约2nm至约20nm之间。在某些实施方式中，不存在平直或线性的部分，亦即，L1＝0。

在一些实施方式中，自鳍片结构20的最顶部表面所量测的凹槽25的深度D0在一些实施方式中介于约5nm至约60nm之间，且在其他实施方式中介于约10nm至约15nm之间。在一些实施方式中，在多个鳍片结构20当中，凹槽25的深度是变化的。在一些实施方式中，最大深度与最小深度之间的差异方面的变化在一些实施方式中为约0.5nm至约2.5nm。在一些实施方式中，自隔离绝缘层30的最顶部表面至凹槽25的最底部表面所量测的凹槽25的深度D2介于约10nm至约15nm之间。在一些实施方式中，自凹槽25的最顶部凹槽部分(在凹陷部分的边缘处)所量测的凹槽的深度D1介于约5nm至10nm之间。在一些实施方式中，D1/D2的比率介于约1.9至约1.14之间。若D1/D2的比率大于1.9，则其增大了后续磊晶生长制程中的难度。若D1/D2的比率小于1.14，则源极/漏极特征所引起的应变减小，从而导致低的载流子迁移率。在至少一个实施方式中，相对于沿鳍片结构的方向的横截面图或相对于沿栅极结构的方向的横截面图图示D1/D2的范围。

如图7B中所示，在一些实施方式中，凹槽横向地穿透鳍片结构的在侧壁间隔物48之下的部分。在其他实施方式中，凹槽横向地在虚设栅电极44的一部分之下延伸。

在一些实施方式中，当另一栅极结构40设置在鳍片结构20上时，鳍片结构20的自一个栅极结构至另一栅极结构的一部分凹陷，如图7B中所示。在其他实施方式中，凹槽25的一个端部(例如，图7B中的右端)由隔离绝缘层30所限定。因此，通过自对准方式限定凹槽在此端部处的尺寸。

通过使用脉冲偏压蚀刻操作(其使用图17中所示的电浆蚀刻装置1000)使鳍片结构20凹陷以形成圆角形状。在一些实施方式中，将基板10放置在蚀刻腔室的晶圆台1100上，且通过(例如)DC电压将基板10及/或晶圆台1100偏置。将RF功率施加至反电极1200，此反电极1200在一些实施方式中是设置在基板上方。在其他实施方式中，经由环绕蚀刻腔室的线圈来施加RF功率。

在一些实施方式中，蚀刻气体包括含卤素气体，诸如，HBr。在一些实施方式中，通过惰性气体(诸如，He及/或Ar)稀释HBr。在一些实施方式中，通过氮气(N

在一些实施方式中，在蚀刻操作期间，通过泵送是统将电浆腔室维持介于约1毫托至约100毫托之间的压力下。在其他实施方式中，蚀刻操作期间的压力介于约3毫托至约15毫托之间。

偏置电压在一些实施方式中介于约300V至约800V之间，且在其他实施方式中介于约500V至600V之间。在一些实施方式中，输入RF功率介于约300W至约800W之间。RF的频率为13.56MHz、2.56GHz，或用于半导体行业中的任何其他适当频率。

在一些实施方式中，偏置电压为具有介于约10％至约90％之间的占空比(接通与断开比率)的脉冲电压。在其他实施方式中，占空比介于约30％至约70％之间。在一些实施方式中，单位元循环(一个“接通”周期及一个“断开”周期)介于约0.5秒至10秒之间，且介于约1秒至5秒的范围内。在一些实施方式中，脉冲偏压蚀刻为蚀刻及沉积操作的重复。在“接通”周期期间，鳍片结构被蚀刻，且在“断开”周期期间，副产物的沉积速率大于蚀刻速率。因此，通过调整占空比、RF功率及/或偏置电压，有可能形成如图7A中所示的圆角形状。

在一些实施方式中，完全移除鳍片遮罩层50。在其他实施方式中，通过调整蚀刻条件(例如，过蚀刻时间)，鳍片遮罩层50保留在隔离绝缘层30的上部表面上。在一些实施方式中，剩余鳍片遮罩层50的厚度介于约2nm至约10nm之间。

接着，如图8A及图8B中所示，在凹陷的鳍片结构20上形成磊晶源极/漏极结构60。磊晶源极/漏极结构60是由具有与鳍片结构20(通道区域)不同的晶格常数的半导体材料的一或更多个层制成。当鳍片结构由Si制成时，磊晶源极/漏极结构60包括用于n通道Fin FET的SiP、SiC或SiCP，或用于p通道Fin FET的SiGe或Ge。磊晶源极/漏极结构60磊晶地形成在凹陷的鳍片结构的上部部分上。由于形成为鳍片结构20的基板的晶体定向(例如，(100)平面)，磊晶源极/漏极结构60横向地生长且具有金刚石状的形状。

可在约600℃至800℃的温度下在约80托至150托的压力下，通过使用含Si气体(诸如，SiH

由于鳍片结构与保留在隔离绝缘层(在鳍片结构与凹陷的鳍片结构20的圆角形状之间)的上部表面上的鳍片遮罩层50之间相对小的空间，形成在第一鳍片结构20中的每一者上的相邻磊晶源极/漏极结构被合并，使得通过合并的第二磊晶源极/漏极结构60及在隔离绝缘层30的上部表面上的鳍片遮罩层50形成了孔隙或缝隙(气隙)65，如图8A中所示。

当鳍片遮罩层被保留时，由于在隔离绝缘层30的上部表面上的鳍片遮罩层50，孔隙65的高度H2比在其中无鳍片遮罩层50保留在隔离绝缘层30的上部表面上的情形下大。在一些实施方式中，自鳍片遮罩层50的上部表面所量测的孔隙的高度H2介于约10nm至约30nm之间，且在其他实施方式中介于约15nm至约25nm之间。另外，由于剩余的鳍片遮罩层50，隔离绝缘层30在鳍片蚀刻期间受到保护。在一些实施方式中，不保留鳍片遮罩层50。

在磊晶源极/漏极结构60形成之后，如图9中所示，硅化物层70形成在磊晶源极/漏极结构60上。

在磊晶源极/漏极结构60上形成金属材料(诸如，Ni、Ti、Ta及/或W)，并执行退火操作以形成硅化物层70。在其他实施方式中，在磊晶源极/漏极结构60上形成硅化物材料(诸如，NiSi、TiSi、TaSi及/或WSi)，且可执行退火操作。在约250℃至约850℃的温度下执行退火操作。通过CVD或ALD形成金属材料或硅化物材料。在一些实施方式中，硅化物层70的厚度介于约4nm至约10nm之间。在退火操作之前或之后，选择性地移除形成在隔离绝缘层30上的金属材料或硅化物材料。

接着，如图10中所示，在金属栅极结构及源极/漏极结构60上形成用作接触蚀刻终止层的绝缘层80，且接着形成层间介电层85。绝缘层80为绝缘材料的一或更多个层。在一个实施方式中，绝缘层80是由通过CVD形成的氮化硅制成。用于层间介电层85的材料包括化合物，其包括Si、O、C及/或H，诸如，氧化硅、SiCOH及SiOC。可将诸如聚合物的有机材料用于层间介电层85。

接着，通过使用栅极替换技术形成金属栅极结构。在形成层间介电层85之后，执行CMP操作以暴露虚设栅电极44。接着移除并用金属栅极结构(金属栅电极及栅极介电层)替换虚设栅极结构(虚设栅电极44及虚设栅极介电层42)。

如图11中所示，分别通过适当蚀刻制程移除虚设栅电极44及虚设栅极介电层42，以形成栅极开口。在栅极开口中形成包括栅极介电层102及金属栅电极104的金属栅极结构。

在一些实施方式中，栅极介电层102形成在设置于鳍片结构20的通道层上的界面层(未图示)上。在一些实施方式中，界面层可包括具有0.2nm至1.5nm的厚度的氧化硅或氧化锗。在其他实施方式中，界面层的厚度在约0.5nm至约1.0nm之间。

栅极介电层102包括介电材料的一或更多个层，诸如，氧化硅、氮化硅或高介电常数介电材料、其他适当介电材料及/或其组合。高介电常数介电材料的实例包括HfO

金属栅电极104形成于栅极介电层上。金属栅电极104包括任何适当金属材料的一或更多个层，诸如，铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAIN、TaCN、TaC、TaSiN、金属合金、其他适当材料及/或其组合。

在本揭露的某些实施方式中，将一或更多个功函数调整层(未图示)插入栅极介电层与金属栅电极之间。功函数调整层是由导电材料制成，诸如，TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或此些材料中的两者或更多者的多层。对于n通道Fin FET而言，将TaN、TaAIC、TiN、TiC、Co、TiAI、HfTi、TiSi及TaSi中的一或更多者用作功函数调整层，且对于p通道Fin FET而言，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或更多者用作功函数调整层。

在沉积了用于金属栅极结构的适当材料之后，执行平坦化操作，诸如，CMP。

在金属栅极结构形成之后，在金属栅极结构及层间介电层85上形成一或更多个层间介电层。如图12中所示，此些层间介电层统称为层间介电层86。

通过使用包括微影的图案化操作，在层间介电层86及绝缘层80中形成接触孔90，以便暴露具有硅化物层70的磊晶源极及漏极结构60，如图12中所示。

接着，用导电材料填充接触孔，借此形成接触插塞100，如图13中所示。接触插塞100可包括任何适当金属的单层或多层，诸如，Co、W、Ti、Ta、Cu、Al及/或Ni及/或其氮化物。

在形成接触插塞之后，执行另外的CMOS制程，以形成各种特征，诸如，额外的层间介电层、接触件/通孔、互连金属层，及钝化层，等。

在一些实施方式中，在接触孔90被打开之后形成硅化物层70。在此情形下，在形成如图8A及图8B中所示的磊晶源极/漏极结构60之后，形成金属栅极结构、绝缘层80(接触蚀刻终止层)及层间介电层86，而不形成硅化物层。接着，在绝缘层80及层间介电层86中形成接触孔，以暴露磊晶源极/漏极结构60的上部表面，且接着在磊晶源极/漏极结构60的上部表面上形成硅化物层。在形成硅化物层之后，在接触孔中形成导电材料，借此形成接触插塞。

图14及图15图示根据本揭露的另一实施方式的用于制造Fin FET装置的各种阶段的例示性横截面图。可在如下实施方式中采用与关于前述实施方式所描述的彼些材料、配置、尺寸、制程及/或操作相同或类似的材料、配置、尺寸、制程及/或操作，且可省略其详细描述。

在关于图7A及图7B所描述的鳍片遮罩层50及鳍片结构20的凹槽蚀刻期间，鳍片遮罩层50的设置在鳍片结构20的侧壁上的一些下部部分得以保留而不会被蚀刻掉，借此形成袖状部分55，如图13中所示。在一些实施方式中，袖状部分55的高度H3介于约1nm至约10nm之间。

接着，类似于图8A，形成磊晶源极/漏极结构60，借此形成孔隙65'，如图14中所示。由于袖状部分55，在此实施方式中，孔隙65'的高度H4大于第8A图中的高度H2。在一些实施方式中，高度H4介于约20nm至约35nm之间。

在本揭露中，因为在源极/漏极磊晶层与隔离绝缘层(STI)之间形成了孔隙，所以源极/漏极结构处的寄生电容可减小。另外，通过使鳍片遮罩层(例如，SiN)保留在隔离绝缘层的上部表面上，孔隙的高度(尺寸)可更大。

图16图示根据本揭露的实施方式的半导体装置的横截面图。可在如下实施方式中采用与关于前述实施方式所描述的彼些材料、配置、尺寸、制程及/或操作相同或类似的材料、配置、尺寸、制程及/或操作，且可省略其详细描述。

如图16中所示，在基板10上设置多个鳍片结构20(例如，5至20(例如，9)个鳍片结构20)，且在鳍片结构上形成合并的源极/漏极磊晶结构60。在图16中，省略蚀刻终止层。如上所述，源极/漏极磊晶层60是自凹陷的鳍片结构的圆角形状生长。圆角形状以此方式影响源极/漏极磊晶层的生长而使得磊晶层更有可能合并并形成合并的磊晶结构。另外，相比于其中凹陷的鳍片结构具有V形或矩形形状的情形，合并磊晶层的上部表面倾向于具有更平滑的表面。在一些实施方式中，合并磊晶层的上部表面具有不均匀表面，且合并磊晶层的上部表面在X方向上的峰至谷值介于约5nm至约20nm之间，且在其他实施方式中介于约7nm至约15nm之间。峰至谷值是在左数第二鳍片结构上方的部分与右数第二鳍片结构上方的部分之间量测。

在一些实施方式中，如图16中所示，合并的源极/漏极磊晶层60经由接触插塞100A及金属配线110A电耦接至电路元件，且经由接触插塞100B及金属配线110B电耦接至不同电路元件。在此情形下，在一些实施方式中，在多个鳍片结构上设置两个或更多个栅电极。

在本揭露的实施方式中，通过在鳍片结构的源极/漏极区域的凹槽蚀刻中形成圆角形状的凹槽，有可能改良源极/漏极磊晶层的性质。

应理解，未必已在本文中论述了所有优势，对于所有实施方式或实例而言无特定优势为必需，且其他实施方式或实例可提供不同优势。

根据本揭露的一个态样，在一种制造包括Fin FET的半导体装置的方法中，在基板上形成鳍片结构。此鳍片结构在平面图中的第一方向上延伸。在基板上形成隔离绝缘层以使得鳍片结构的下部部分嵌入隔离绝缘层中且鳍片结构的上部部分自隔离绝缘层暴露。在鳍片结构的一部分上形成栅极结构。栅极结构在与平面图中的第一方向交叉的第二方向上延伸。在鳍片结构的自隔离绝缘层突出且未被栅极结构覆盖的侧壁上及隔离绝缘层的上部表面上形成鳍片遮罩层。使鳍片结构的源极/漏极区域凹陷。在凹陷的鳍片结构上形成磊晶源极/漏极结构。在使鳍片结构的源极/漏极区域凹陷中，使用组合蚀刻及沉积制程的电浆制程在沿第二方向的横截面中形成具有圆角形状的凹槽。在前述及以下实施方式中的一或更多者中，电浆制程包括施加RF功率及施加脉冲偏压。在前述及以下实施方式中的一或更多者中，脉冲偏压包括介于10％至90％之间的占空比。在前述及以下实施方式中的一或更多者中，脉冲偏压包括介于300V至800V之间的接通电压。在前述及以下实施方式中的一或更多者中，RF电压包括介于300W至800W之间的输入功率。在前述及以下实施方式中的一或更多者中，电浆制程包括供应HBr及He。在前述及以下实施方式中的一或更多者中，HBr与He的比率介于0.3至0.7之间。在前述及以下实施方式中的一或更多者中，电浆制程是介于1毫托至100毫托之间的压力下执行。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状为U形及子弹头形状中的一者。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状并非半圆形状。

根据本揭露的另一态样，在一种制造包括Fin FET的半导体装置的方法中，在基板上形成多个鳍片结构。多个鳍片结构在第一方向上延伸且在与平面图中的第一方向交叉的第二方向上布置。在基板上形成隔离绝缘层以使得多个鳍片结构的下部部分嵌入隔离绝缘层中且多个鳍片结构的上部部分自隔离绝缘层暴露。在多个鳍片结构的源极/漏极区域的自隔离绝缘层突出的侧壁上形成鳍片遮罩层。使多个鳍片结构的源极/漏极区域凹陷。在凹陷的鳍片结构中的每一者上形成磊晶源极/漏极结构以形成合并的源极/漏极磊晶层。在使此些源极/漏极区域凹陷中，使用组合蚀刻及沉积制程的电浆制程在沿第二方向的横截面中形成具有圆角形状的凹槽。在前述及以下实施方式中的一或更多者中，凹槽的深度介于5nm至20nm之间。在前述及以下实施方式中的一或更多者中，此些深度不均匀。在前述及以下实施方式中的一或更多者中，最大深度与最小深度之间的差介于0.5nm至2.5nm之间。在前述及以下实施方式中的一或更多者中，在沿第一方向的横截面中，凹槽具有U形，此U形具有笔直底部。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状为U形及子弹头形状中的一者。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状并非半圆形状。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状为半圆形状。在前述及以下实施方式中的一或更多者中，多个鳍片结构耦接至源极/漏极磊晶层的数目为五至二十。

根据本揭露的另一态样，在一种制造包括Fin FET的半导体装置的方法中，在基板上形成第一鳍片结构及第二鳍片结构。第一及第二鳍片结构在平面图中的第一方向上延伸。在基板上形成隔离绝缘层以使得第一及第二鳍片结构的下部部分嵌入隔离绝缘层中且第一及第二鳍片结构的上部部分自隔离绝缘层暴露。在第一及第二鳍片结构的部分上形成栅极结构，此栅极结构在与平面图中的第一方向交叉的第二方向上延伸。在第一及第二鳍片结构的自隔离绝缘层突出且未被栅极结构覆盖的侧壁上及隔离绝缘层的上部表面上形成鳍片遮罩层。使第一及第二鳍片结构的上部部分凹陷，借此许昌凹陷的第一鳍片结构及凹陷的第二鳍片结构。在凹陷的第一鳍片结构上形成第一磊晶源极/漏极结构且在凹陷的第二鳍片结构上形成第二磊晶源极/漏极结构，使得第一及第二磊晶源极/漏极结构合并，以在合并的第一及第二磊晶源极/漏极结构与在隔离绝缘层的上部表面上的剩余鳍片遮罩层之间形成孔隙。在使第一及第二鳍片结构凹陷中，使用组合蚀刻及沉积制程的电浆制程在沿第二方向的横截面中形成具有圆角形状的凹槽。

根据本揭露的一个态样，一种半导体装置包括设置在基板上的隔离绝缘层；设置在基板上且在平面图中的第一方向上延伸的多个鳍片结构；设置在多个鳍片结构的部分上且在与第一方向交叉的第二方向上延伸的栅极结构；合并的源极/漏极磊晶层；及设置在隔离绝缘层的上部表面上的介电层。未被栅极结构覆盖的多个鳍片结构凹陷至隔离绝缘层的上部表面下方，合并的源极/漏极磊晶层形成在凹陷的鳍片结构上，且合并的源极/漏极磊晶层与此些凹陷的鳍片结构中的每一者之间的界面中的每一者在沿第二方向的横截面中具有圆角形状。在前述及以下实施方式中的一或更多者中，自隔离绝缘层的上部表面所量测的界面深度介于5nm至20nm之间。在前述及以下实施方式中的一或更多者中，此些深度不均匀。在前述及以下实施方式中的一或更多者中，最大深度与最小深度之间的差介于0.5nm至2.5nm之间。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状为U形及子弹头形状中的一者。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状并非半圆形状。在前述及以下实施方式中的一或更多者中，在沿第一方向的横截面中，界面具有U形，此U形具有笔直底部。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状为半圆形状。在前述及以下实施方式中的一或更多者中，圆角形状的弯曲部分不具有恒定曲率。在前述及以下实施方式中的一或更多者中，多个鳍片结构耦接至源极/漏极磊晶层的数目为五至二十。在前述及以下实施方式中的一或更多者中，合并的源极/漏极磊晶层的上部表面具有不均匀表面。在前述及以下实施方式中的一或更多者中，合并磊晶层的不均匀上部表面在第二方向上的峰至谷值介于5nm至20nm之间。在前述及以下实施方式中的一或更多者中，此半导体装置进一步包括接触合并的源极/漏极磊晶层的第一通孔插塞，及接触合并的源极/漏极磊晶层的第二通孔插塞。第一通孔插塞及第二通孔插塞电耦接至彼此不同的电路元件。在前述及以下实施方式中的一或更多者中，在多个鳍片结构上设置两个或更多个栅极结构。

根据本揭露的另一态样，一种半导体装置包括设置在基板上的隔离绝缘层；均设置在基板上且在平面图中的第一方向上延伸的第一鳍片结构及第二鳍片结构；设置在第一及第二鳍片结构的部分上且在与第一方向交叉的第二方向上延伸的栅极结构；合并的源极/漏极磊晶层；及设置在隔离绝缘层的上部表面上的介电层。未被栅极结构覆盖的第一及第二鳍片结构凹陷至隔离绝缘层的上部表面下方，合并的源极/漏极磊晶层形成在凹陷的鳍片结构上，且合并的源极/漏极磊晶层与凹陷的第一及第二鳍片结构中的每一者之间的界面中的每一者在沿第二方向的横截面中具有圆角形状。在前述及以下实施方式中的一或更多者中，在沿第一方向的横截面中，界面具有U形，此U形具有笔直底部。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状为半圆形状。在前述及以下实施方式中的一或更多者中，在沿第二方向的横截面中，圆角形状并非半圆形状。在前述及以下实施方式中的一或更多者中，圆角形状的弯曲部分不具有恒定曲率。

根据本揭露的另一态样，一种半导体装置包括设置在基板上的隔离绝缘层；设置在基板上且在平面图中的第一方向上延伸的鳍片结构；设置在此结构的部分上且在与第一方向交叉的第二方向上延伸的栅极结构；源极/漏极磊晶层；及设置在隔离绝缘层的上部表面上的介电层。未被栅极结构覆盖的鳍片结构凹陷至隔离绝缘层的上部表面下方，源极/漏极磊晶层形成在凹陷的鳍片结构上，且源极/漏极磊晶层与此凹陷的鳍片结构之间的界面在沿第二方向的横截面中具有圆角形状。

前文概述了若干实施方式或实例的特征，使得熟悉此项技术者可较佳理解本揭露的态样。熟悉此项技术者应了解，他们可容易地使用本揭露作为设计或修改用于实现相同目的及/或实现本文中所介绍的实施方式或实例的相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭露的精神及范畴，且他们可在不脱离本揭露的精神及范畴的情况下在本文作出各种改变、代替及替换。