半导体结构及其形成方法

技术领域

本发明实施例有关于一种半导体结构，且特别有关于横向扩散金属氧化物半导体(laterally diffused metal oxide semiconductor)。

背景技术

半导体装置使用于许多电子装置中，例如个人电脑、移动电话、数字相机及其它电子设备。半导体装置的制造工艺通常包含依序地沉积绝缘层或介电层、导电层及半导体层的材料于基底之上，以及使用光刻技术图案化不同的材料层，以形成电路组件和电子元件等。

在半导体制造工艺中，会对半导体装置例如横向扩散金属氧化物半导体(laterally diffused metal oxide semiconductor，LDMOS)，执行热载子注入(hotcarrier injection)测试。然而，在热载子注入测试之后，横向扩散金属氧化物半导体会受损，而产生漏电流。再者，每执行一次热载子注入测试，横向扩散金属氧化物半导体就会多受损一次。因此，漏电流的情况越来越严重，从而影响了横向扩散金属氧化物半导体装置的可靠度。

虽然现有的横向扩散金属氧化物半导体装置大致上已改善了一些问题，但并非各方面皆令人满意。因此，目前仍需要一种新颖的半导体结构，以符合各方面的需求。

发明内容

本发明实施例提供一种半导体结构及其形成方法。通过使栅极结构具有露出部分隔离结构的开口，可以有效地减少热载子注入(hot carrier injection)测试所导致的半导体结构的损伤，而改善半导体结构的可靠度。

根据本发明的一些实施例，提供一种半导体结构。前述半导体结构包含基底；第一阱，设置于基底中；第二阱，设置于基底中且邻接于第一阱；隔离结构，设置于第一阱中；以及栅极结构，设置于基底上且包含第一栅极部及第二栅极部，其中第一栅极部与第一阱和第二阱重叠，且第一栅极部和第二栅极部之间具有开口露出隔离结构的一部分。

根据本发明的一些实施例，提供一种半导体结构的形成方法。前述形成方法包含：提供基底；形成第一阱于基底中；形成第二阱于基底中且邻接于该第一阱；形成隔离结构于第一阱中；以及形成栅极结构于基底上，其中栅极结构包含第一栅极部及第二栅极部，第一栅极部与第一阱和第二阱重叠，且第一栅极部和第二栅极部之间具有开口露出隔离结构的一部分。

附图说明

以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

图1是根据本发明的一些实施例绘示的形成半导体结构的一阶段的剖面图。

图2是根据本发明的一些实施例绘示的形成半导体结构的一阶段的剖面图。

图3是根据本发明的一些实施例绘示的形成半导体结构的一阶段的剖面图。

图4是根据本发明的一些实施例绘示的形成半导体结构的一阶段的剖面图。

图5是根据本发明的一些实施例绘示的半导体结构的局部放大图。

图6是根据本发明的一些实施例绘示的形成半导体结构的一阶段的剖面图。

附图标号：

10～开口；

100～半导体结构；

102～基底；

104a、104b～隔离结构；

106～第一阱；

108～第二阱；

110～第一掺杂区；

112～第二掺杂区；

114～第三掺杂区；

116～栅极结构；

116a～第一栅极部；

116b～第二栅极部；

118～层间介电层；

120～源极电极；

120a、120b、122a～接触孔；

122～漏极电极；

D～距离；

L～长度；

S1～第一侧壁；

E1～第一端；

E2～第二端。

具体实施方式

以下公开许多不同的实施方法或是例子来实行本发明实施例的不同特征，以下描述具体的元件及其排列的实施例以阐述本发明实施例。当然这些实施例仅用以例示，且不该以此限定本发明实施例的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明实施例，不代表所讨论的不同实施例及/或结构之间有特定的关系。

此外，其中可能用到与空间相对用语，例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用语，这些空间相对用语是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相对用语包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。

在此，「约」、「大约」、「大抵」的用语通常表示在一给定值的+/-20％之内，较佳是+/-10％之内，且更佳是+/-5％之内，或+/-3％之内，或+/-2％之内，或+/-1％之内，或0.5％之内。在此给定的数值为大约的数值，亦即在没有特定说明「约」、「大约」、「大抵」的情况下，此给定的数值仍可隐含「约」、「大约」、「大抵」的含义。

能理解的是，虽然在此可使用用语「第一」、「第二」、「第三」等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本发明的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。

虽然所述的一些实施例中的步骤以特定顺序进行，这些步骤亦可以其他合逻辑的顺序进行。在不同实施例中，可替换或省略一些所述的步骤，亦可于本发明实施例所述的步骤之前、之中、及/或之后进行一些其他操作。本发明实施例中的高电子移动率晶体管可加入其他的特征。在不同实施例中，可替换或省略一些特征。

除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本发明所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。

此外，在本发明的一些实施例中，关于接合、连接的用语例如「连接」、「互连」等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。

若未特别说明，类似名称的元件或层可采用类似的材料或方法形成。

图1至图4和6图是根据本发明的一些实施例绘示出形成半导体结构100的不同阶段的剖面图。如图1所示，提供一基底102。基底102可为半导体基底。前述半导体基底可为元素半导体，包含硅(silicon)或锗(germanium)；化合物半导体，包含氮化镓(galliumnitride，GaN)、碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indiumantimonide)；合金半导体，包含硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)、或上述材料的组合。

在一些实施例中，基底102可为单晶基底、多层基底(multi-layer substrate)、梯度基底(gradient substrate)、其他适当的基底、或上述的组合。此外，基底102也可以是绝缘层上覆半导体(semiconductor on insulator，SOI)基底，上述绝缘层覆半导体基底可包含底板、设置于底板上的埋藏氧化物层、或设置于埋藏氧化物层上的半导体层。此外，在一些实施例中，基底102为导电类型为n型的基底。在另一些实施例中，基底102为导电类型为p型的基底。

接着，仍参阅图1，于基底102中形成隔离结构104a及104b。具体而言，隔离结构104a及隔离结构104b嵌入基底102中。隔离结构104a的顶面和隔离结构104b的顶面与基底102的顶面共平面。在一些实施例中，可通过硅局部氧化(local oxidation of silicon，LOCOS)隔离制造工艺、浅沟槽隔离(shallow trench isolation，STI)制造工艺或前述的组合形成隔离结构104a及104b。在一些实施例中，隔离结构104a及104b由介电材料形成。在一些实施例中，隔离结构104a及104b的介电材料包含氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、其它合适的介电材料或前述的组合。

接着，请参阅图2，于基底102内形成第一阱106以及与第一阱106邻接的第二阱108。第一阱106的一部分设置于隔离结构104a下方；而第二阱108设置于隔离结构104a和隔离结构104b之间。

在一些实施例中，可通过离子注入制造工艺形成第一阱106及第二阱108。在一些实施例中，可通过两个独立的离子注入制造工艺分别形成第一阱106及第二阱108。第一阱106及第二阱108可具有不同的导电类型。在一些实施例中，第一阱106具有第一导电类型，且第二阱108具有与第一导电类型相反的第二导电类型。或者，第一阱106具有第二导电类型且第二阱108具有第一导电类型。具体而言，在一些实施例中，第一阱106可为p型井，而第二阱108可为n型井，以作为n型的金属-氧化物-半导体场效晶体管(NMOS)。在一些实施例中，第一阱106可为n型井，而第二阱108可为p型井，以作为p型的金属-氧化物-半导体场效晶体管(PMOS)。在一些实施例中，第一阱106的掺杂浓度介于约1×10

接着，请参阅图3，形成第一掺杂区110及第二掺杂区112于第二阱108内，以及形成第三掺杂区114于第一阱106内。第一掺杂区110邻接于第二掺杂区112。在一些实施例中，第一掺杂区110的导电类型与第二阱108相同，第二掺杂区112的导电类型与第二阱108不同，且第三掺杂区114的导电类型与第一阱106相同。在一些实施例中，可通过离子注入制造工艺植入适当导电类型的掺质，以分别形成第一掺杂区110、第二掺杂区112及第三掺杂区114。在一些实施例中，第一掺杂区110的掺杂浓度介于1×10

接着，请参阅图4，于第一阱106及第二阱108上形成栅极结构116，其中栅极结构116包含第一栅极部116a和第二栅极部116b。第一栅极部116a与第一阱106及第二阱108部分重叠，且第二栅极部116b亦覆盖一部分的隔离结构104a。

在一些实施例中，栅极结构116可包含单一或多层的栅极介电层，以及单一或多层的栅极电极层。

在一些实施例中，上述栅极介电层可包含氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、其它适合的介电材料或前述的组合。高介电常数介电材料可包含金属氧化物、金属氮化物、金属硅化物、金属铝酸盐、锆硅酸盐、锆铝酸盐或前述的组合，但不限于此。在一些实施例中，可通过等离子增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)制造工艺、旋转涂布(spin coating)制造工艺、其它合适的制造工艺或前述的组合形成栅极介电层。

在一些实施例中，上述栅极电极层可包含非晶硅、多晶硅、金属氮化物、导电金属氧化物、金属、其它合适的材料或前述的组合。上述金属可包含铝(Al)、钼(Mo)、钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、铪(Hf)或前述的组合，但不限于此。上述导电金属氧化物可包含钌金属氧化物或铟锡金属氧化物，但不限于此。在一些实施例中，可通过化学气相沉积法(chemical vapor deposition，CVD)、溅镀法(sputtering)、电阻加热蒸镀法(resistiveheating evaporation)、电子束蒸镀法(electron beam evaporation)、脉冲雷射沉积法(pulsed laser deposition)、或其它适合的方法形成栅极电极层。所述化学气相沉积法例如可为低压化学气相沉积制造工艺(low pressure chemical vapor deposition，LPCVD)、低温化学气相沉积制造工艺(low temperature chemical vapor deposition，LTCVD)、快速升温化学气相沉积制造工艺(rapid thermal chemical vapor deposition，RTCVD)、等离子增强化学气相沉积制造工艺(plasma enhanced chemical vapor deposition，PECVD)、原子层沉积制造工艺(atomic layer deposition，ALD)或其它常用的方法。

此外，在一些实施例中，可通过图案化制造工艺将上述栅极介电层及栅极电极层图案化，以形成包含第一栅极部116a和第二栅极部116b的栅极结构116。详细而言，通过合适的制造工艺例如旋转涂布或化学气相沉积法、原子层沉积法、物理气相沉积法(physicalvapor deposition，PVD)、分子束沉积法、等离子增强化学气相沉积法、其他适当的方法或其他合适的沉积法或前述的组合，将光阻材料形成于栅极介电层及栅极电极层上，接着执行光学曝光、曝光后烘烤和显影，以移除部分的光阻材料而形成图案化的光阻层，图案化的光阻层将作为用于蚀刻的蚀刻遮罩。可执行双层或三层的光阻。然后，使用任何可接受的蚀刻制造工艺，例如反应离子蚀刻(reactive ion etching)、中性束蚀刻(neutral beametching)、类似蚀刻或前述的组合，来蚀刻栅极介电层及栅极电极层，以形成第一栅极部116a和第二栅极部116b。然后，将图案化的光阻层移除。

接着，请参阅图5，其绘示图4的半导体结构的局部放大图。第一栅极部116a与第二栅极部116b之间具有开口10，其露出部分的隔离结构104a。详细而言，隔离结构104a具第一侧壁S1，其靠近第二阱108。第一栅极部116a与第二栅极部116b之间的开口10与隔离结构104a的第一侧壁S1于垂直投影基底102的方向上重叠。换句话说，开口10的垂直投影至基底102的投影和隔离结构104a的第一侧壁S1基底102垂直投影至基底102的投影重叠。在一些实施例中，开口10与隔离结构104a的第一侧壁S1的三分之一于垂直投影基底102的方向上重叠。换句话说，开口10的垂直投影至基底102的投影与隔离结构104a的第一侧壁S1的三分之一的垂直投影至基底102的投影重叠。详细而言，隔离结构104a的第一侧壁S1具有靠近隔离结构104a的顶面的第一端E1，以及与第一端E1相对的第二端E2，且隔离结构104a的第一侧壁S1的三分之一是从隔离结构104a的第一侧壁S1的第一端E1开始往隔离结构104a的第一侧壁S1的第二端E2测量。通过使栅极结构116具有露出部分隔离结构104a的开口10，可以有效地减少热载子注入(hot carrier injection)测试所导致的半导体结构的损伤，而改善半导体结构的可靠度。

在一些实施例中，第一栅极部116a不覆盖隔离结构104a的第一侧壁S1的第一端E1。在一些实施例中，该第二栅极部116b覆盖隔离结构104a的第一侧壁S1的第二端E2，可确保半导体装置的电性不会受到影响。相反地，若第二栅极部116b不覆盖隔离结构104a的第一侧壁S1的第二端E2，则开口10露出过多的隔离结构104a，导致半导体装置的电性会受到影响，从而影响半导体装置原本预定的功能或用途。

在第二掺杂区112往隔离结构104a的方向上，第一栅极部116a具有长度L；且第二掺杂区112与第一阱106之间有一距离D，其中长度L大于距离D。详细而言，距离D是第二掺杂区112的侧面与第一阱106与第二阱108的界面的垂直距离。在一些实施例中，长度L大于距离D，以确保装置能够正常运作。若长度L小于距离D，则通道无法打开。于一实施例中，第一栅极部116a的一侧与第二掺杂区112实质上切齐，且第一栅极部116a延伸跨越第一阱106与第二阱108的界面，且开口10暴露部分第一阱106与部分隔离结构104a。于一实施例中，开口10距离约0.1微米(μm)～1.0微米(μm)，以确保后续制造工艺可以将整个开口10填满，避免后续离子注入从开口10打入基底102，而影响元件电性。

接着，请参阅图6，于隔离结构104a、隔离结构104b、第一栅极部116a以及第二栅极部116b上形成层间介电(inter-layer dielectric，ILD)层118。层间介电层118亦覆盖第一掺杂区110、第二掺杂区112及第三掺杂区114上。层间介电层118可由介电材料形成。在一些实施例中，层间介电层118的材料可包含氧化硅、氮化硅、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、其它合适的介电材料或前述的组合。此外，在一些实施例中，可使用分子束外延法(molecular-beam epitaxy，MBE)、氢化物气相外延法(hydride vapor phase epitaxy，HVPE)、有机金属气相沉积法(metalorganic chemical vapor deposition，MOCVD)、化学气相沉积法、原子层沉积法、物理气相沉积法、分子束沉积法、等离子增强化学气相沉积法、其他适当的方法、或上述的组合形成层间介电层118。于一实施例中，第一栅极部116a以及第二栅极部116b较佳具有实质上相同的操作电位。然本领域技术人员，可依照实际需求，使得第一栅极部116a以及第二栅极部116b具有压差，或其中之一具有浮置电位(floating)。

然后，在层间介电层118上形成源极电极120及漏极电极122，源极电极120及漏极电极122分别对应设置于第二阱108及第一阱106上。在一些实施例中，第一栅极部116a和第二栅极部116b设置于源极电极120及漏极电极122之间。此外，在一些实施例中，于层间介电层118内形成接触孔(contact hole)120a、120b及122a。在一些实施例中，接触孔120a贯穿层间介电层118且与源极电极120及第一掺杂区110接触，接触孔120b贯穿层间介电层118且与源极电极120及第二掺杂区112接触，而接触孔122a贯穿层间介电层118且与漏极电极122及第三掺杂区114接触。承前所述，源极电极120可透过接触孔120a及120b分别与第一掺杂区110及第二掺杂区112电性连接，而漏极电极122可透过接触孔122a与第三掺杂区114电性连接。

源极电极120、漏极电极122及接触孔120a、120b及122a可由多晶硅、金属或其它合适的导电材料形成。在一些实施例中，源极电极120、漏极电极122及接触孔120a、120b及122a的材料可包含铜(Cu)、铝(Al)、钼(Mo)、钨(W)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)、铱(Ir)、铑(Rh)、铜合金、铝合金、钼合金、钨合金、金合金、铬合金、镍合金、铂合金、钛合金、铱合金、铑合金、其它具有导电性的合适材料或前述的组合。在一些实施例中，源极电极120、漏极电极122及接触孔120a、120b及122a的材料可彼此不同。

在一些实施例中，可通过化学气相沉积制造工艺、溅镀制造工艺、电阻加热蒸镀制造工艺、电子束蒸镀制造工艺、脉冲雷射沉积制造工艺、或其它适合的方法，来形成源极电极120、漏极电极122及接触孔120a、120b及122a。前述化学气相沉积法例如可为低压化学气相沉积制造工艺、低温化学气相沉积制造工艺、快速升温化学气相沉积制造工艺、等离子增强化学气相沉积制造工艺、原子层沉积制造工艺或其它常用的方法。于此，半导体结构100大致完成。

相较于已知技术，本发明实施例所提供的半导体结构及其形成方法至少具有以下优点之一：

(1)通过使栅极结构具有露出部分隔离结构的开口，可以有效地减少热载子注入(hot carrier injection)测试所导致的半导体结构的损伤，而改善半导体结构的可靠度。

(2)再者，由于栅极结构的第二栅极部覆盖隔离结构的第一侧壁的第二端，可确保半导体装置的电性不会受到影响，仍能发挥原本预定的用途或功能。

虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的制造工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本发明揭示内容中理解现行或未来所发展出的制造工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述制造工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。