具有可程序化特征的半导体元件的制备方法

交叉引用

本申请案主张2022年5月26日申请的美国正式申请案第17/825,057及17/825,480号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开关于一种半导体元件的制备方法。特别涉及一种半导体存储元件的制备方法，该半导体存储元件包括在一基底的一单元区中的一电阻电路，并提供一可程序化电阻器到在该基底的一周围区中的该半导体存储元件的一周围电路。

背景技术

通常，集成电路是通过在一单个硅晶圆上形成许多相同的电路图案来批量生产的。通常亦称为半导体元件的集成电路包含各种材料，这些材料可以是导电的、不导电的(绝缘体)或是半导电的。

例如动态随机存取存储器(DRAM)的随机存取存储器元件包括用于存储数据的多个存储器胞以及用于将多个信号切换到该等存储器胞与从该等存储器胞切换该等信号的多个周围电路。通常，该等存储器胞形成在一基底的一单元区中，而该等周围电路则形成在横向包围该单元区的一周围区中。该单元区包括用于形成该等存储器胞的多个主动岛状物。然而，在该单元区的一周围处的该等主动岛状可能具有不完整的轮廓，因此在该单元区的该周围没有形成任何元件。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一导电线、一导电特征以及多个存储器胞。该基底包括一第一岛状物、一第二岛状物以及一绝缘结构，该绝缘结构设置在该第一岛状物与该第二岛状物之间。该第一岛状物具有一第一面积，且该第二岛状物具有一第二面积，该第二面积大于该第一面积。该导电线设置在该基底上。该导电特征将该导电线连接到该第二岛状物。该多个存储器胞设置在该第一岛状物中或是在该第一岛状物上。

在一些实施例中，该第二岛状物比该第一岛状物更接近该基底的一周围。

在一些实施例中，该第二面积至少是该第一面积的两倍。

在一些实施例中，该第一岛状物具有一第一纵轴，而该第二岛状物具有一第二纵轴，该第二纵轴平行于该第一纵轴。

在一些实施例中，该导电线沿着一第一方向延伸，该第一方向以小于90度的一角度与该第一纵轴相交。

在一些实施例中，该多个存储器胞包括多个存取晶体管、多个位元线以及多个位元线接触点。该多个存取晶体管设置在该第一岛状物中。该多个位元线设置在该基底上，其中该多个位元线与该导电线以一相同方向延伸。该多个位元线接触点将该多个存取晶体管分别连接到该多个位元线。

在一些实施例中，该多个位元线与该导电线设置在一相同水平位面。

在一些实施例中，该导电特征与该多个位元线接触点设置在一相同水平位面。

在一些实施例中，该半导体元件还包括多个存储电容器以及多个存储节点接触点。该多个存储电容器设置在该多个存取晶体管上方。该多个存储节点接触点将该多个存储电容器分别连接到该多个存取晶体管。

在一些实施例中，该基底包括一主动区以及一虚拟区，该虚拟区邻近该主动区，该第一岛状物设置在该主动区中，而该第二岛状物设置在该虚拟区中。

在一些实施例中，半导体元件，还包括多个周围电路，设置在该基底的一周围区中，其中该虚拟区设置在该主动区与该周围区之间，而该第二岛状物在功能上当作一可程序化电阻器且电性耦接到经过该导电特征与该导电线的至少一个周围电路。

本公开的另一实施例提供一种半导体芯片。该半导体芯片包括一单元区、一周围区、多个存储器胞、多个周围电路以及一电阻电路。该单元区包括一主动区以及一虚拟区，该虚拟区邻近该主动区。该周围区邻近该单园区，其中该虚拟区设置在该主动区与该周围区之间。该多个存储器胞设置在该主动区中。该多个周围电路设置在该周围区中。该电阻电路设置在该虚拟区中且电性耦接到该多个周围电路。

在一些实施例中，该半导体芯片还包括一基底，而该多个存储器胞、该多个周围电路以及该电阻电路设置在该基底上。在该主动区中的该基底包括具有一第一面积的一第一岛状物。在该虚拟区中的该基底包括具有一第二面积的一第二岛状物，该第二面积大于该第一面积。

在一些实施例中，该电阻电路包括该第二岛状物、一导电线以及一导电特征，该导电线设置在该基底上且电性耦接到该多个周围电路，该导电特征将该第二岛状物连接到该等电线。

在一些实施例中，该导电线沿着一第一方向延伸，且该第一岛状物与该第二岛状物沿着一第二方向延伸，而该第二方向不同于该第一方向。

在一些实施例中，该半导体芯片还包括多个位元线，平行于该导电线延伸，且经配置以将该多个存储器胞电性连接到该多个周围电路。

在一些实施例中，该多个位元线与该导电线位于一相同水平位面。

在一些实施例中，该基底还包括一绝缘结构，设置在该第一岛状物与该第二岛状物之间。

本公开的再另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一基底，该基底包括一第一岛状物以及一第二岛状物，其中该第一岛状物具有一第一面积，而该第二岛状物具有一第二面积，该第二面积大于该第一面积；沉积一隔离层以覆盖该基底；形成一导电特征以穿经该隔离层并接触该第二岛状物；以及形成一导电线在该隔离层上并连接到该导电特征。

在一些实施例中，该基底包括该第一与该第二岛状物的制作技术包含：提供一半导体晶圆，该半导体晶圆包括一主动区以及一虚拟区，该虚拟区邻近该主动区；形成多个第一沟槽在该半导体晶圆中，其中该多个沟槽沿着一第一方向延伸；形成多个第二沟槽在该主动区中的该半导体晶圆中，其中该多个第二沟槽沿着一第二方向延伸，该第二方向与该第一方向相交；以及沉积一绝缘材料在该多个第一沟槽与该多个第二沟槽中。

在一些实施例中，该制备方法还包括在沉积该绝缘材料之前，形成一第三沟槽在该虚拟区中的该半导体晶圆中，其中该第三沟槽在该第二方向延伸；以及沉积该绝缘材料在该第三沟槽中。

在一些实施例中，该第三沟槽连接到该多个第二沟槽的其中一个。

在一些实施例中，该多个第二沟槽与该第三沟槽同时形成，且该绝缘材料沉积在该第三沟槽中是与该绝缘材料沉积在该多个第一沟槽以及该多个第二沟槽中是同时执行的。

在一些实施例中，该制备方法还包括执行一平坦化工艺，以移除在该半导体晶圆的一上表面上的该绝缘材料。

在一些实施例中，该虚拟区在该主动区的一周围处或是邻近该主动区的该周围。

在一些实施例中，该制备方法还包括在沉积该隔离层之前，形成一存取晶体管在该第一岛状物中；形成一位元线接触点而穿经该隔离层以接触该存取晶体管的一杂质区；以及形成一位元线在该隔离层上并连接到该位元线接触点。

在一些实施例中，该导电特征与该位元线接触点是同时形成的。

在一些实施例中，该导电特征与该等位元线接触点的形成包括：执行一蚀刻工艺以移除该隔离层经由在该隔离层上的一硬遮罩而暴露的一些部分，借此形成多个第四沟槽而暴露该第一与该第二岛状物的一些部分；以及沉积一导电材料在该多个第四沟槽中。

在一些实施例中，该导电线与该多个位元线是同时形成的。

在一些实施例中，该制备方法还包括沉积一介电层以覆盖该隔离层、该位元线以及该导电线；形成一存储节电接触点以穿经该介电层与该隔离层；以及形成一存储电容器在该介电层上并接触该存储节点接触点。

利用上述半导体元件，未使用的一单元区的一周围被保留用于随后形成多个周围电路的一个或多个可程序化电阻器，以及包括该等可程序化电阻器的一电阻电路与形成多个存储器胞的岛状物、形成多个位元线接触点以及形成多个位元线同时形成，借此使制造整个元件所需的处理步骤的数量最小化。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

通过参考详细描述以及权利要求可获得对本公开的更完整的理解。本公开还应理解为与附图的元件编号相关联，附图的元件编号是在整个描述中代表类似的元件。

图1是平面示意图，例示本公开一些实施例的半导体芯片。

图2是剖视示意图，例示本公开一些实施例的半导体元件。

图3A是流程示意图，例示本公开一些实施例的半导体元件的制备方法。

图3B是流程示意图，例示本公开一些实施例的半导体元件的基底的制备方法。

图4是平面示意图，例示本公开一些实施例在形成基底的一中间阶段。

图5是剖视示意图，沿着图4的剖线A-A'所视。

图6是平面示意图，例示本公开一些实施例在形成基底的一中间阶段。

图7是剖视示意图，沿着图6的剖线B-B'所视。

图8是平面示意图，例示本公开一些实施例在形成基底的一中间阶段。

图9是剖视示意图，沿着图8的剖线C-C'所视。

图10是平面示意图，例示本公开一些实施例在形成基底的一中间阶段。

图11是平面示意图，例示本公开一些实施例在形成基底的一中间阶段。

图12是平面示意图，例示本公开一些实施例在形成半导体元件的一中间阶段。

图13是剖视示意图，沿着图12的剖线D-D'所视。

图14是剖视示意图，沿着图12的剖线E-E'所视。

图15到图19是剖视示意图，例示本公开一些实施例在形成半导体元件的各中间阶段。

图20是平面示意图，例示本公开一些实施例在形成半导体元件的一中间阶段。

图21是剖视示意图，沿着图12的剖线F-F'所视。

图22到图24是剖视示意图，例示本公开一些实施例在形成半导体元件的各中间阶段。

附图标记说明：

10：半导体芯片

20：半导体元件

100：半导体晶圆

102：单元区

104：周围区

106：主动区

108：虚拟区

110：第一沟槽

120：第二沟槽

130：第三沟槽

140：绝缘材料

200：基底

210：第一岛状物

220：第二岛状物

230：绝缘结构

310：存取晶体管

320：隔离层

322：第四沟槽

324：隔离层

330：缓冲层

332：缓冲层

340：心轴层

342：开口

344：心轴层

350：导电材料

352：位元线接触点

354：导电特征

360：位元线

362：导电线

370：介电层

372：第五沟槽

380：存储节点接触点

390：存储电容器

392：存储节点

394：电容器绝缘体

396：上电极

400：周围电路

410：存储器胞

420：电阻电路

500：制备方法

600：制备方法

3102：字元线

3104：栅极绝缘体

3106：第一杂质区

3108：第二杂质区

3110：钝化层

A1：第一纵轴

A2：第二纵轴

D1：第一方向

D2：第二方向

S502：步骤

S504：步骤

S506：步骤

S508：步骤

S510：步骤

S512：步骤

S514：步骤

S516：步骤

S518：步骤

S520：步骤

S522：步骤

S524：步骤

S602：步骤

S604：步骤

S606：步骤

S608：步骤

S610：步骤

具体实施方式

现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中技术人员都认为是通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。

应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1是平面示意图，例示本公开一些实施例的半导体芯片10；而图2是剖视示意图，例示本公开一些实施例的半导体元件20。请参考图1及图2，半导体芯片10包括一基底200，基底200包括一单元区102以及一周围区104，而周围区104邻近单元区102。单元区102可为在半导体芯片10的一中心处的一区域，以及该周围区104配置在单元区102周围。此外，单元区102还可包括一主动区106以及一虚拟区108，而虚拟区108在主动区106的一周围处或是邻近主动区106的该周围。如图1所示，虚拟区108设置在主动区106与周围区104之间。在一些实施例中，虚拟区108侧向包围主动区106。

举例来说，当半导体芯片10是一存储器芯片，例如一挥发性存储器芯片(例如动态随机存取存储器、静态随机存取存储器等等)或是一非易失性存储器芯片(例如快闪存储器、电子可抹除可程序化只读存储器等等)，半导体元件20可包括多个周围电路400、多个存储器胞410以及一电阻电路420，该等周围电路400设置在周围区104中，该等存储器胞410设置在主动区106中，电阻电路420设置在虚拟区108中。电阻电路420电性耦接到控制该等存储器胞410的操作的该等周围电路400。

在主动区106中的基底200包括设置有该等存储器胞410的一第一岛状物210，而在虚拟区108中的基底200包括功能上当作该等周围电路400的一可程序化电阻器的一第二岛状物220。第一岛状物210具有一第一面积，而第二岛状物220具有一第二面积，该第二面积大于该第一面积。电阻电路420包括第二岛状物220以及至少一导电特征354，至少一导电特征354设置在第二岛状物220上。电阻电路420经由至少一导电线362而电性耦接到周围电路400，其中导电特征354设置在第二岛状物220与导电线362之间，以用于将第二岛状物220电性连接到导电线362。

该等存储器胞410包括多个存取晶体管310以及多个存储电容器390，该等存储电容器390分别电性耦接到该等存取晶体管310。在主动区109中的该等存取晶体管310包括多个字元线3102、多个栅极绝缘体3104以及一第一杂质区3106与多个第二杂质区3108，该等字元线3102埋置在基底200中且被一钝化层3110所覆盖，该等栅极绝缘体3104设置在基底200与该等字元线3102之间，第一杂质区3106与该等第二杂质区3108设置在该等字元线3102的各侧边之间。

第一杂质区3106与该等第二杂质区3108当作是该等存取晶体管310的各漏极与源极区。存取晶体管310的第一杂质区3106通过一位元线接触点352而电性耦接到一位元线360，同时存取晶体管310的该等第二杂质区3108通过多个存储节点接触点380而电性耦接到该等存储电容器390，该等存储节点接触点380通过一隔离层324以及一介电层370而电性绝缘。在一些实施例中，位元线360与导电线362设置在一相同水平位面处，而导电特征354与位元线接触点352设置在一相同水平位面处。

图3A是流程示意图，例示本公开一些实施例的半导体元件的制备方法500；而图3B是流程示意图，例示本公开一些实施例的半导体元件的基底的制备方法600。图4到图11例示本公开一些实施例在制备基底中的各中间阶段；图12到图24例示本公开一些实施例在制备半导体元件中的各中间阶段。图4到图11所示的该等阶段在图3B中的流程图中提及，而图12到图24中所示的该等阶段在图3A中的流程图中提及。在以下讨论中，参考图3A及图3B中所示的处理步骤而讨论图4到图24中所示的该等制造阶段。

请参考图3A，制备方法500可在步骤S502开始，其提供一基底，该基底包括一第一岛状物以及一第二岛状物。包括第一与第二岛状物210与220的该基底的制作技术包含在图3B中的步骤S602、S604、S606、S608以及S610。

请参考图4及图5，依据图3B中的步骤S602与步骤S604，提供一半导体晶圆100以及多个第一沟槽110形成在半导体晶圆100中。被处理的半导体晶圆100可为一单晶硅，同时在其他实施例中，半导体晶圆100可包括其他材料，例如包括锗、硅锗或类似物。半导体晶圆100包括一单元区102以及一周围区104，而周围区104邻近单元区102。该等第一沟槽110在一第一方向D1延伸，并形成在单元区102中。该等第一沟槽110的制作技术可包含的步骤包括(1)形成一第一图案遮罩(图未示)在半导体晶圆100上，其中该第一图案遮罩界定一第一沟槽图案以被蚀刻进入半导体晶圆100中；以及(2)执行一蚀刻工艺，例如一干蚀刻工艺，以移除半导体晶圆100未被该第一图案遮罩所保护的一部分，借此形成该等第一沟槽110在半导体晶圆100中。

该第一图案遮罩可为一光刻胶遮罩或是一硬遮罩。该第一图案遮罩包含感光材料(photosensitive material)，且其制作技术可包含在完全覆盖半导体晶圆100的该感光材料上执行至少一曝光工艺以及至少一显影工艺(develop process)，其中该感光材料可通过一旋转涂布工艺而涂敷在半导体晶圆100上，然后使用一软烘烤工艺进行干燥。替代地，该第一图案遮罩是一硬遮罩，并可包含多晶硅、碳、非有机材料(例如氮化物)或其他适合的材料。该第一沟槽图案可使用一个双重图案化技术(DPT)或是一个四重图案化技术(QPT)而形成在该第一图案遮罩中。

请参考图6及图7，依据图3B中的步骤S606，多个第二沟槽120形成在半导体晶圆100中。半导体晶圆100的单元区102可包括一主动区106以及一虚拟区108，而虚拟区108邻近主动区106。虚拟区108设置在主动区106与半导体晶圆100的周围区104之间。该等第二沟槽120形成在半导体晶圆100的主动区106中，且在一第二方向D2延伸，而第二方向D2与第一方向D1相交。因此，在形成该等第二沟槽120之后，在主动区106中的半导体晶圆100包括多个第一岛状物210。如图6所示，每一个第一岛状物210具有一第一纵轴A1，而第一纵轴A1平行于第一方向D1。此外，每一个第一岛状物210具有一第一面积。在一些实施例中，该等第二沟槽120的制作技术可包含使用一第二沟槽图案遮罩当作一遮罩而蚀刻在主动区106中的半导体晶圆100。

请参考图8及图9，依据图3B中的步骤S608，一或多个第三沟槽130形成在虚拟区108中的半导体晶圆100中。该等第三沟槽130在第二方向D2延伸，且该等第三沟槽130在虚拟区108中的数量小于该等第二沟槽120在主动区106中的数量。因此，在形成该等第三沟槽130之后，虚拟区108包括多个第二岛状物220，且每一个第二岛状物220具有一第二面积，该第二面积大于该第一面积。在一些实施例中，该第二面积至少是该第一面积的两倍。如图8所示，在虚拟区108中的该等第三沟槽130连接到在主动区106中的一些第二沟槽120。每一个第二岛状物220具有一第二纵轴A2，而第二纵轴A2平行于第一方向D1。换言之，第二纵轴A2平行于第一纵轴A1。在一些实施例中，该等第三沟槽130的制作技术可包含使用一第三沟槽图案当作一遮罩而蚀刻在虚拟区108中的半导体晶圆100。

值得注意的是，该等第二沟槽120与该等第三沟槽130可同时形成在半导体晶圆100中，以减少在制造过程中的步骤数量，借此降低制造成本并提高品质与可靠性。更特别地是，用于形成在主动区106中的该等第二沟槽120的该第二沟槽图案以及用于形成在虚拟区108中的该等第三沟槽130的该第三沟槽图案可形成在半导体晶圆100上的感光材料或硬遮罩材料的一蚀刻遮罩上，然后执行一蚀刻工艺以移除半导体晶圆100经由该蚀刻遮罩而暴露的多个部分。在一些实施例中，该第一沟槽图案、该第二沟槽图案以及该第三沟槽图案可形成在一蚀刻遮罩中，以使该第一到该第三沟槽110到130可同时形成。

请参考图10，依据图3B中的步骤S610，一绝缘材料140沉积在该等第一沟槽111、该等第二沟槽120以及该等第三沟槽130中。绝缘材料140包含介电材料，例如氧化硅。使用例如一低压CVD工艺或是一等离子体加强CVD工艺的一化学气相沉积(CVD)工艺而沉积绝缘材料140，以使绝缘材料140不仅填充第一到第三沟槽110到130，还覆盖半导体晶圆100。

在绝缘材料140沉积之后，使用任何适合的方法在绝缘材料140上选择地执行一平坦化工艺，例如一回蚀工艺或是一化学机械研磨(CMP)工艺，以提供更佳的表面形状(topography)。在平坦化工艺之后，如图11所示，形成包括在主动区106中的第一岛状物210、在虚拟区108中的第二岛状物220以及设置在第一与第二岛状物210与220之间的一绝缘结构230的基底200。绝缘结构230设置在第一与第二岛状物210与220之间。

请参考图12到图14，依据图3A中的步骤S504，多个存取晶体管310形成在主动区106中的基底200中。该等存取晶体管310是呈一凹陷存取元件(RAD)晶体管的形态；然而，在一些实施例中，该等存取晶体管310可为平面存取元件(PAD)晶体管。该等存取晶体管310包括多个字元线3102、多个栅极绝缘体3104、一第一杂质区3106以及多个第二杂质区3108。该等字元线3106以及该等栅极绝缘体3104设置在基底200中，其中该等栅极绝缘体3104设置在半导体晶圆100与该等字元线3102之间。如图12所示，该等字元线3102纵向地沿着第二方向D2延伸并跨经第一岛状物210且当作其经过的该等存取晶体管310中的多个栅极。第一杂质区3106与该等第二杂质区3108设置在该等字元线3102的各侧边之间。该等存取晶体管310还可包括一钝化层3110，设置在基底200中请用于罩盖该等字元线3102与该等栅极绝缘体3104。

请参考图15，依据图3A中的步骤S506，一隔离层320、一缓冲层330以及一心轴层340依序堆叠在在单元区102中的基底200上以及在单元区102中的该等存取晶体管310上。包含介电材料的隔离层320使用CVD工艺而沉积在基底200与该等存取晶体管310上。在一些实施例中，隔离层320可包含氧化物、四乙氧基硅烷(TEOS)、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、东燃硅氮烷(TOSZ)或其组合。在沉积之后，举例来说，可使用一化学机械研磨(CMP)工艺而平坦化隔离层320，以产生一可接肉的平坦表面形状。

因为隔离层320可能在机械上很脆弱，并且可能在心轴层340的沉积期间被损坏，所以机械强度更高的缓冲层330沉积在隔离层320上。此外，缓冲层330亦可提供隔离层320与心轴层340之间的足够选择性。在一些实施例中，举例来说，缓冲层330可包含掺碳氧化硅(SiCOH)，其提供相对于心轴层340的高蚀刻选择性。使用一CVD工艺、一旋转涂布工艺或其他适合的工艺而将缓冲层330沉积在隔离层320上。

包含一高硬度材料的心轴层340是毯覆地沉积在缓冲层330上。心轴层340可包括含碳材料，其适合于通过不同等离子体型蚀刻工艺而进行蚀刻。可用于心轴层340的合适材料包括掺杂以及未掺杂的非晶碳材料。可使用一CVD工艺、一等离子体加强CVD工艺、一旋转涂布工艺或其他适合的工艺而沉积心轴层340。

请参考图16，依据图3A中的步骤S508，一或多个开口342形成在心轴层340中。该等开口342穿经心轴层340以暴露缓冲层330的一些部分。在一些实施例中，该等开口342可使用例如光刻-蚀刻-光刻-蚀刻(LELE)方法而形成在心轴层340中，以形成一余留心轴层344。缓冲层330在形成该等开口342期间则当作一蚀刻终止层。

请参考图17，依据图3A中的步骤S510，执行一或多个蚀刻工艺以移除缓冲层330与隔离层320经由该等开口342而暴露的多个部分。因此，多个第四沟槽322形成在隔离层320中。如图17所示，该等第四沟槽322穿经隔离层320，且第一杂质区3106在主动区106中的一些部分以及第二岛状物220的一些部分经由该等第四沟槽322而暴露。使用余留心轴层344当作一硬遮罩而蚀刻缓冲层330与隔离层320，以形成一余留缓冲层332以及一余留隔离层324。在一些实施例中，使用不同蚀刻工艺而蚀刻缓冲层330与隔离层320。替代地，可使用利用多个蚀刻剂的一蚀刻步骤而蚀刻缓冲层330与隔离层320，该等蚀刻剂则依据缓冲层330与隔离层320的材料进行选择，以依序蚀刻缓冲层330与隔离层320。

请参考图17，在形成该等第四沟槽322之后，该制备方法进行到步骤S512，其中通过一适合技术而移除余留心轴层344以及余留缓冲层332，例如一灰化(ashing)工艺以及湿蚀刻工艺，导致具有该等第四沟槽322的隔离层324。

接着，依据图3A中的步骤S514，一导电材料350沉积在该等第四沟槽322中。导电材料350均匀地沉积在隔离层324、第一杂质区3106以及第二岛状物220上，直到该等第四沟槽322完全填满为止。举例来说，导电材料350可为掺杂多晶硅。使用一镀覆工艺或是一CVD工艺而沉积导电材料350。

接着，制备方法500进行步骤S516，其中执行一平坦化工艺以移除在该等第四沟槽322上方的导电材料350。因此，如图19所示，形成在主动区106中的多个位元线接触点352以及在虚拟区108中的多个导电特征354。在移除多余的导电材料350之后，即暴露隔离层324。

请参考图20及图21，依据图3A中的步骤S518，多个位元线360以及多个导电线362形成在隔离层324上。该等位元线360以及该等导电线362纵向地沿着一第三方向延伸，而该第三方向不同于第一与第二方向D1与D2。该等位元线360连接到该等位元线接触点352，且该等导电线362连接到该等导电特征354。

请参考图22，依据图3A中的步骤S520，沉积一介电层370以覆盖该等位元线360、该等导电线362以及隔离层324。介电层370的制作技术可包含使用一CVD工艺或一旋转涂布工艺而均匀地沉积一介电材料。举例来说，使用一CMP工艺可平坦化介电层370以产生一可接受的平坦表面形状。在一些实施例中，介电层370用于保护该等位元线360与该等导电线362，并可包含介电材料，例如TEOS。

请参考图23及图24，依据图3A中的步骤S522，形成连接到该等存取晶体管310的各第二杂质区3108的多个存储节点接触点380。该等存储节点接触点380的制作技术包含(1)形成多个第五沟槽372以穿经介电层370；(2)沉积一导电材料在该等第五沟槽372中；以及(3)移除该导电材料在该等第五沟槽372上方的一部分。

接着，依据图3A中的步骤S524，多个存储电容器390形成在介电层370以及该等存储节点接触点380上。因此，如图2所示，完全形成半导体元件10。该等存储电容器390的制造依序包含形成多个存储节点392在介电层370上且分别接触该等存储节点接触点380；沉积一电容器绝缘体394以覆盖介电层370与该等存储节点392；以及沉积一上电极396在电容器绝缘体392上。

该等存储节点392为一柱状形状且当作该等存储电容器390的各下电极。该等存储节点392可包含掺杂多晶硅或是金属，例如氮化钛(TiN)或钌(Ru)。电容器绝缘体394可具有一表面形状，其遵循该等存储节点392与介电层370的一表面形状。电容器绝缘体394可包含二氧化硅(SiO

上电极396可为一大致共形层，且其制作技术可包含一CVD工艺。上电极396可包含低电阻率材料，例如氮化钛或下列的组合：氮化钛、氮化钽(TaN)、氮化钨(WN)、钌、铱(Ir)以及铂(Pt)。

总之，通过在形成第一岛状物的同时，在位于基底200的主动区106以及周围区104之间的虚拟区108中形成该等周围电路400所需的该等可程序化电阻器，可最小化制造整个元件所需的许多处理步骤。

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一导电线、一导电特征以及多个存储器胞。该基底包括一第一岛状物、一第二岛状物以及一绝缘结构，该绝缘结构设置在该第一岛状物与该第二岛状物之间。该第一岛状物具有一第一面积，且该第二岛状物具有一第二面积，该第二面积大于该第一面积。该导电线设置在该基底上。该导电特征将该导电线连接到该第二岛状物。该多个存储器胞设置在该第一岛状物中或是在该第一岛状物上。

本公开的另一实施例提供一种半导体芯片。该半导体芯片包括一单元区、一周围区、多个存储器胞、多个周围电路以及一电阻电路。该单元区包括一主动区以及一虚拟区，该虚拟区邻近该主动区。该周围区邻近该单园区，其中该虚拟区设置在该主动区与该周围区之间。该多个存储器胞设置在该主动区中。该多个周围电路设置在该周围区中。该电阻电路设置在该虚拟区中且电性耦接到该多个周围电路。

本公开的再另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一基底，该基底包括一第一岛状物以及一第二岛状物，其中该第一岛状物具有一第一面积，而该第二岛状物具有一第二面积，该第二面积大于该第一面积；沉积一隔离层以覆盖该基底；形成一导电特征以穿经该隔离层并接触该第二岛状物；以及形成一导电线在该隔离层上并连接到该导电特征。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。