一种半导体器件结构及其制备方法

技术领域

本发明实施例涉及半导体器件技术领域，尤其涉及一种半导体器件结构及其制备方法。

背景技术

随着半导体技术的发展，金属-氧化物-半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor，MOSFET)发展出平面栅型MOSFET、沟槽栅型MOSFET、屏蔽栅沟槽型MOSFET和超结MOSFET等多种MOS管结构。其中，沟槽型MOSFET具有较大的沟道密度、较低的功耗损失，

目前，现有的沟槽栅型MOSFET器件，其栅极电阻通常较大，MOSFET器件的开关响应速率较低。现有技术通过改进器件结构以降低栅极电阻，但器件结构的耐受非嵌位感性负载开关过程的能力(Unclamped Inductive Switching，UIS能力)不稳定且较差。

基于此，设计一种既可降低栅极电阻，又具有稳定且较强的耐受UIS能力的MOSFET器件成为亟待解决的问题。

发明内容

本发明提供一种半导体器件结构及其制备方法，以降低栅极电阻，增强耐受UIS能力。

根据本发明的一方面，提供了一种半导体器件结构，包括：

衬底；

外延层，位于所述衬底一侧，所述外延层设置有多个沟槽，所述外延层在相邻所述沟槽之间的表面为平面，所述沟槽内设置栅极，以及设置于所述沟槽与所述栅极之间的栅极绝缘层，所述栅极绝缘层延伸至所述外延层在相邻所述沟槽之间的表面；

掺杂区，位于所述外延层中所述沟槽的两侧；

栅极连接部，位于相邻两所述沟槽之间的所述栅极绝缘层上以及部分所述栅极上，所述栅极连接部连接相邻所述沟槽中的所述栅极。

可选地，所述栅极连接部包括第一子连接部和第二子连接部；

所述第一子连接部设置于所述栅极远离所述衬底一侧的表面，所述第二子连接部设置于相邻所述沟槽之间的所述外延层表面；

所述第一子连接部与所述第二子连接部一体设置。

可选地，沿所述沟槽的延伸方向，多个所述栅极连接部在所述栅极绝缘层上以及部分所述栅极上间隔平行排布。

可选地，所述半导体器件结构包括至少一个元胞；所述栅极连接部在所述衬底上的正投影将所述元胞的正投影划分为多个矩形区域。

可选地，所述掺杂区包括层叠设置的P-阱区和N+阱区；

所述P-阱区的深度小于所述沟槽的深度。

可选地，该半导体器件结构，还包括：介电层、第一金属层和第二金属层；

所述介电层设置于所述栅极连接部远离所述衬底一侧的表面，所述介电层设置有接触孔；所述接触孔贯穿所述N+阱区，且所述接触孔的底部延伸至所述P-阱区；

所述第一金属层设置于所述介电层远离所述栅极连接部一侧的表面；其中，所述第一金属层在对应于所述接触孔的位置填充于所述接触孔中；

所述第二金属层设置于所述衬底远离所述外延层的一侧。

根据本发明的另一方面，提供了一种半导体器件结构的制备方法，包括：

提供一衬底；

在所述衬底一侧形成外延层；所述外延层中设置有多个沟槽，所述外延层在相邻所述沟槽之间的表面为平面，所述沟槽内设置栅极，以及设置于所述沟槽与所述栅极之间的栅极绝缘层，所述栅极绝缘层延伸至所述外延层在相邻所述沟槽之间的表面；

在所述外延层中所述沟槽的两侧形成掺杂区；

在相邻两所述沟槽之间的所述栅极绝缘层上以及部分所述栅极上形成栅极连接部；所述栅极连接部连接相邻所述沟槽中的所述栅极。

可选地，所述在所述衬底一侧形成外延层，包括：

对所述外延层远离所述衬底一侧的表面进行图形化形成刻蚀图案，并由刻蚀图案向所述衬底方向刻蚀形成沟槽；

在所述外延层远离所述衬底一侧的表面形成栅极绝缘层；

在所述栅极绝缘层远离所述外延层一侧的表面形成栅极材料层，栅极材料层将所述沟槽填充满，形成栅极。

可选地，所述在相邻两所述沟槽之间的所述栅极绝缘层上以及部分所述栅极上形成栅极连接部，包括：

对所述栅极绝缘层和所述栅极材料层进行图形化，刻蚀形成设置于所述栅极远离所述衬底一侧表面的第一子连接部，以及设置于相邻所述沟槽之间的所述外延层表面的第二子连接部；

和/或，

所述掺杂区包括层叠设置的P-阱区和N+阱区；

所述在所述外延层中所述沟槽的两侧形成掺杂区，包括：

在形成所述栅极绝缘层后，在所述栅极绝缘层远离所述衬底一侧的表面向所述衬底的方向，形成P-阱区；在形成所述栅极连接部后，在所述栅极连接部远离所述衬底一侧的表面向所述衬底的方向，形成N+阱区。

可选地，该半导体器件结构的制备方法，还包括：

在所述栅极连接部远离所述衬底一侧的表面形成介电层；所述介电层设置有接触孔；所述接触孔贯穿所述N+阱区，且所述接触孔的底部延伸至所述P-阱区；

在所述介电层远离所述栅极连接部一侧的表面形成第一金属层；其中，所述第一金属层在对应于所述接触孔的位置填充于所述接触孔中；

在所述衬底远离所述外延层的一侧形成第二金属层。

本发明实施例提供的技术方案通过在设置于衬底一侧的外延层中设置多个沟槽，沟槽中设置有栅极。在沟槽两侧的外延层中设置有掺杂区，并将掺杂区作为半导体器件中元胞的沟道。在掺杂区远离衬底一侧的栅极绝缘层表面以及相邻两沟槽中栅极的部分表面，设置有栅极连接部，使得栅极连接部可将相邻两沟槽中的栅极实现电连接，增加半导体器件中的电流传输通道的数量，从而有利于降低栅极电阻。并且在与相邻两沟槽之间的掺杂区对应的位置，栅极连接部仅在掺杂区远离衬底一侧的表面设置，使得相邻两沟槽之间的掺杂区仍为连续的条形，因此，半导体器件产生的工作电流可在连续的条形掺杂区内均匀流动，从而使半导体器件具有稳定且较强的耐受UIS的能力。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术提供的一种沟槽栅型MOSFET器件的剖切结构示意图；

图2是相关技术提供的又一种沟槽栅型MOSFET器件的剖切结构示意图；

图3是图2所示的沟槽栅型MOSFET器件沿A-A’方向的剖面结构示意图；

图4是根据本发明实施例提供的一种半导体器件结构的剖切结构示意图；

图5是根据本发明实施例提供的一种半导体器件结构沿B-B’方向的剖面结构示意图；

图6是根据本发明实施例提供的又一种半导体器件结构的剖面结构示意图；

图7是根据本发明实施例提供的一种半导体器件结构的制备方法的流程示意图；

图8是根据本发明实施例提供的一种半导体器件结构的制备方法中各步骤对应的结构示意图；

图9是根据本发明实施例提供的一种半导体器件结构的制备方法中步骤S120中的具体步骤对应的结构示意图；

图10是根据本发明实施例提供的一种形成P-阱区的半导体器件结构的结构示意图；

图11是根据本发明实施例提供的一种形成N+阱区的半导体器件结构的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所述，现有的沟槽栅型MOSFET器件，其版图结构较为简单，且耐受UIS能力较强，即抗雪崩击穿能力较强。图1是相关技术提供的一种沟槽栅型MOSFET器件的剖切结构示意图。如图1所示，由于条形元胞结构001在延伸方向上的长度较长，导致MOSFET器件的栅极电阻较大，因此，MOSFET器件的开关响应速率较低。为降低栅极电阻，又提出一种沟槽栅型MOSFET器件。图2是相关技术提供的又一种沟槽栅型MOSFET器件的剖切结构示意图，图3是图2所示的沟槽栅型MOSFET器件沿A-A’方向的剖面结构示意图。结合图2和图3，该沟槽栅型MOSFET器件结构具有多边形元胞结构002，通过在相邻两条形沟槽栅结构004之间设置沟槽结构003，其中，沟槽结构003的延伸方向与条形沟槽栅结构004的延伸方向垂直，沟槽结构003与相邻两条形沟槽栅结构004连接。沟槽结构003将条形元胞分割形成多个独立的六边形或方形等多边形元胞结构，示例性地，图2示出了方形的多边形元胞结构。虽然图2所示的MOSFET器件结构通过在相邻两条形沟槽栅结构004之间设置多个沟槽结构003，增加了电流传输通道，有利于降低栅极电阻，但设置的分割条形元胞的沟槽结构003使得导通电流密度过大，且由沟槽结构003分割后，各多边形元胞结构中的掺杂区域是分立的，电流在各分立的掺杂区域流动不均匀，导致MOSFET器件的耐受UIS能力不稳定且较差。

基于上述技术问题，本发明实施例提供一种半导体器件结构。图4为本发明实施例提供的一种半导体器件结构的剖切结构示意图，图5是本发明实施例提供的一种半导体器件结构沿B-B’方向的剖面结构示意图。结合图4和图5，该半导体器件结构包括：衬底10、外延层20、掺杂区30和栅极连接部40。

外延层20位于衬底10一侧，外延层20设置有多个沟槽21，外延层20在相邻沟槽21之间的表面为平面，沟槽21内设置栅极22，以及设置于沟槽21与栅极22之间的栅极绝缘层23，栅极绝缘层23延伸至外延层20在相邻沟槽21之间的表面；掺杂区30位于外延层20中沟槽21的两侧；栅极连接部40位于相邻两沟槽21之间的栅极绝缘层23上以及部分栅极22上，栅极连接部40连接相邻沟槽21中的栅极22。

在一些实施例中，衬底10可以是N型重掺杂硅衬底，即N+衬底。相应地，衬底10一侧设置的外延层20可以是N型轻掺杂外延层，即N-外延层。沟槽21位于外延层20的上部中，每个沟槽21具有底表面、第一侧壁、第二侧壁和上开口。具体地，在外延层20远离衬底10的一侧设置多个延伸方向相同的沟槽21，且多个沟槽21在与沟槽21延伸方向垂直的方向上间隔排布。示例性地，如图4中所示，箭头方向Y即表示沟槽21的延伸方向，而对于图5中半导体器件的剖面结构图，沟槽21的延伸方向为垂直于纸面向里的方向。需要说明的是，图4和图5中示出了沟槽21中填充有栅极绝缘层23和栅极22的结构。沟槽21的深度方向由外延层20远离衬底10一侧的表面向外延层20内部延伸。沟槽21内设置有栅极22，在栅极22与沟槽21内壁之间设置有栅极绝缘层23，栅极绝缘层23用于在栅极22与外延层20之间形成绝缘。示例性地，栅极绝缘层23的厚度范围可以是

在掺杂区30远离衬底10的一侧设置有栅极连接部40，并且栅极连接部40的两端通过延伸至沟槽21中栅极22的部分区域表面，将相邻两沟槽21中的栅极22连接起来。示例性地，栅极连接部40和栅极22的材料均可以选用重掺杂多晶硅材料。相比于相关技术在相邻两沟槽栅极之间开设横向沟槽，其中，横向沟槽的延伸方向垂直于沟槽栅极的延伸方向，并在横向沟槽中填充栅极材料与相邻两沟槽栅极实现电连接，本发明实施例通过在掺杂区30远离衬底10一侧的栅极绝缘层23表面以及相邻两沟槽21中栅极22的部分区域表面设置栅极连接部40，可实现将相邻两沟槽21中的栅极22电连接，从而增加了半导体器件中的电子传输通道数量，有利于降低栅极电阻；并且栅极连接部40中的部分区域仅设置于与掺杂区30远离衬底10的一侧对应的区域，作为沟道的掺杂区30是连续的条形，因此，半导体器件在工作时产生的电流可在连续的条形掺杂区30内均匀流动，从而可使半导体器件具有稳定的耐受UIS能力，且可有效提高半导体器件耐受UIS的能力，不易受其他工艺的影响而使耐受UIS的能力产生波动。

本发明实施例提供的技术方案通过在设置于衬底10一侧的外延层20中设置多个沟槽21，沟槽21中设置有栅极22。在沟槽21两侧的外延层20中设置有掺杂区30，并将掺杂区30作为半导体器件中元胞的沟道。在掺杂区30远离衬底10一侧的栅极绝缘层23表面以及相邻两沟槽21中栅极22的部分表面，设置有栅极连接部40，使得栅极连接部40可将相邻两沟槽21中的栅极22实现电连接，增加半导体器件中的电流传输通道的数量，从而有利于降低栅极电阻。并且在与相邻两沟槽21之间的掺杂区30对应的位置，栅极连接部40仅在掺杂区30远离衬底10一侧的表面设置，使得相邻两沟槽21之间的掺杂区30仍为连续的条形，因此，半导体器件产生的工作电流可在连续的条形掺杂区30内均匀流动，从而使半导体器件具有稳定且较强的耐受UIS的能力。

可选地，在上述实施例的基础上，继续参见图4和图5，栅极连接部40包括第一子连接部41和第二子连接部42。

第一子连接部41设置于栅极22远离衬底10一侧的表面，第二子连接部42设置于相邻沟槽21之间的外延层20表面；第一子连接部41与第二子连接部42一体设置。

示例性地，由于栅极连接部40设置于栅极22远离衬底10的一侧，因此，若要使栅极连接部40与相邻两沟槽21中的栅极22的部分区域实现连接，需将栅极连接部40与栅极22的部分区域在衬底10上的正投影存在一定的交叠，通过交叠区域使栅极连接部40与栅极22实现连接。栅极连接部40中的第一子连接部41设置于栅极22部分区域表面，与栅极22直接接触实现连接。第二子连接部42在相邻两沟槽21之间的外延层20表面设置，并且在第二子连接部42的延伸方向上，第二子连接部42的两端分别与相邻两沟槽21中栅极22部分区域的表面设置的第一子连接部41相连接，即第二子连接部42与相邻两沟槽21上的第一子连接部41为一体设置。如此设置，第二子连接部42可通过第一子连接部41与相邻两沟槽21中的栅极22实现电连接，从而在相邻两沟槽21中的栅极22之间形成电子传输通道，增加半导体器件的电流传输通道数量，可有效降低半导体器件的栅极电阻。

可选地，在上述各实施例的基础上，继续参见图4，沿沟槽21的延伸方向，多个栅极连接部40在栅极绝缘层23上以及部分栅极22上间隔平行排布。

示例性地，半导体器件中设置有多个栅极连接部40，且各栅极连接部40在沟槽21的延伸方向上以一定的间隔平行排布，从而增加了多个电流传输通道，且栅极连接部40分散设置于相邻两沟槽21之间的外延层20表面，可使栅极22中产生的电流均匀流动，有效降低了栅极电阻。

可选地，在上述各实施例的基础上，继续参见图4，半导体器件结构包括至少一个元胞01；栅极连接部40在衬底10上的正投影将元胞01的正投影划分为多个矩形区域。

示例性地，半导体器件结构中的周期性重复单元为一个元胞01，在图4所示的结构示意图中，虚线框所示区域即为一个元胞01。设置于外延层20远离衬底10一侧的栅极连接部40的正投影将元胞01的正投影划分为阵列排布的矩形区域，然而，外延层20中的掺杂区30并未被栅极连接部40划分为分立的矩形区域，仍为连续的条形区域，从而可使电流在条形的沟道区域均匀流动，提高半导体器件耐受UIS能力的稳定性。如此在相邻两沟槽21之间的外延层20表面以及栅极22的部分区域设置栅极连接部40，既可有效降低栅极电阻，又可保证半导体器件具有较强的耐受UIS的能力。

可选地，图6是本发明实施例提供的又一种半导体器件结构的剖面结构示意图。在上述各实施例的基础上，如图6所示，掺杂区30包括层叠设置的P-阱区31和N+阱区32。P-阱区31的深度小于沟槽的深度。

示例性地，P-阱区31和N+阱区32在外延层20远离衬底10一侧的内部设置，且N+阱区32靠近外延层20表面设置，P-阱区31在N+阱区32靠近衬底10的一侧设置。其中，P-阱区31的底部仍在相邻两沟槽之间，即P-阱区31的深度小于沟槽的深度。若P-阱区31的深度大于沟槽的深度，不同元胞之间的沟道区则发生连通，导致半导体器件无法实现正常的功能。示例性地，沟槽的深度可以设置为1.2μm～1.7μm。若沟槽的深度过浅，则会压缩沟道，即减小掺杂区30的深度，导致在制备工艺中不易控制掺杂区30的形成深度，易出现形成的掺杂区30的深度超过设定的深度；若沟槽的深度过深，则会影响半导体器件结构的耐压性能，导致沟道过深，电阻变大。

可选地，在上述各实施例的基础上，继续参见图6，该半导体器件结构还包括：介电层50、第一金属层60和第二金属层70。

介电层50设置于栅极连接部40远离衬底10一侧的表面，介电层50设置有接触孔；接触孔贯穿N+阱区32，且接触孔的底部延伸至P-阱区31；第一金属层60设置于介电层50远离栅极连接部40一侧的表面；其中，第一金属层60在对应于接触孔的位置填充于接触孔中；第二金属层70设置于衬底10远离外延层20的一侧。

示例性地，在栅极连接部40远离衬底10的一侧设置有介电层50，用于将作为沟道的掺杂区30以及沟槽中的栅极22与金属层之间的部分区域绝缘，并且对表面设置有栅极连接部40的半导体器件结构进行表面平坦化，以便在半导体器件结构的表面制备其他膜层。介电层50中的部分区域设置有接触孔，接触孔的位置与掺杂区30的中心位置对应，并且接触孔底部延伸至P-阱区31。需要说明的是，图6中示出了接触孔中填充有金属材料的结构，因此，未对接触孔作附图标记。在介电层50远离衬底10的一侧设置有第一金属层60，第一金属层60中具有金属线路。第一金属层60覆盖介电层50，且在介电层50设置有接触孔的位置，将接触孔填充满，形成金属电极，以向半导体器件中输入电压信号。对衬底10远离外延层20一侧的表面进行减薄，并设置第二金属层70，以实现半导体器件的背面金属化。

本发明实施例还提供一种半导体器件结构的制备方法。图7是本发明实施例提供的一种半导体器件结构的制备方法的流程示意图，图8是本发明实施例提供的一种半导体器件结构的制备方法中各步骤对应的结构示意图。结合图7和图8，该半导体器件结构的制备方法，包括：

S110、提供一衬底10。

示例性地，衬底可以是N型重掺杂硅衬底。

S120、在衬底10一侧形成外延层20；外延层20中设置有多个沟槽21，外延层20在相邻沟槽21之间的表面为平面，沟槽21内设置栅极22，以及设置于沟槽21与栅极22之间的栅极绝缘层23，栅极绝缘层23延伸至外延层20在相邻沟槽21之间的表面。

示例性地，在衬底一侧生长一定厚度的外延层，其中，外延层可以是N型轻掺杂外延层。外延层中刻蚀形成多个沟槽，且在外延层远离衬底一侧的表面以及沟槽内壁形成有栅极绝缘层，沟槽内形成有栅极。

S130、在外延层20中沟槽21的两侧形成掺杂区30。

示例性地，采用离子注入的方式对沟槽两侧的外延层进行掺杂，从而形成掺杂区。

S140、在相邻两沟槽21之间的栅极绝缘层23上以及部分栅极22上形成栅极连接部40；栅极连接部40连接相邻沟槽21中的栅极22。

示例性地，对于在栅极绝缘层表面淀积形成的多晶硅材料膜层，采用掩膜版对多晶硅材料膜层和栅极绝缘层进行图形化，从而保留相邻两沟槽之间的栅极绝缘层，以及相邻两沟槽之间的栅极绝缘层上的多晶硅材料以及部分栅极22上的多晶硅材料，形成连接相邻两沟槽中栅极的栅极连接部，从而有利于降低半导体器件结构的栅极电阻。

本发明实施例提供的半导体器件结构的制备方法，在设置有沟槽的外延层表面形成氧化层，并在氧化层远离衬底一侧的表面淀积多晶硅材料。采用掩膜版对氧化层和多晶硅材料进行图形化，对相应图案区域的氧化层和多晶硅材料进行刻蚀，保留相邻两沟槽之间的外延层表面以及栅极部分区域的氧化层和多晶硅材料，形成栅极连接部。通过栅极连接部使相邻两沟槽实现电连接，增加电流传输通道，从而有效降低半导体器件的栅极电阻。并且由于栅极连接部仅设置于外延层以及部分栅极的表面，因此，相邻两沟槽之间的外延层中的掺杂区仍为连续条形结构，有利于电流在面积较大的掺杂区中均匀流动，从而提高半导体器件的耐受UIS能力的稳定性，增强耐受UIS能力。

可选地，图9是本发明实施例提供的一种半导体器件结构的制备方法中步骤S120中的具体步骤对应的结构示意图。在上述实施例的基础上，如图9所示，步骤S120中的在衬底一侧形成外延层，具体包括如下步骤：

S1201、对外延层20远离衬底10一侧的表面进行图形化形成刻蚀图案，并由刻蚀图案向衬底10方向刻蚀形成沟槽21。

示例性地，采用掩膜版在外延层远离衬底一侧的表面进行曝光与显影，形成刻蚀沟槽所需的图案。对图案区域进行刻蚀，形成具有一定深度的沟槽。

S1202、在外延层20远离衬底10一侧的表面形成栅极绝缘层23。

示例性地，在设置有沟槽的外延层表面以及沟槽内壁沉积生长氧化材料薄膜，从而形成一定厚度的栅极绝缘层。

S1203、在栅极绝缘层23远离外延层20一侧的表面形成栅极材料层，栅极材料层将沟槽21填充满，形成栅极22。

示例性地，在栅极绝缘层远离衬底一侧的表面淀积重掺杂多晶硅材料，形成栅极材料层。栅极材料层覆盖栅极绝缘层，并将沟槽填充满，使得沟槽内形成栅极结构。

可选地，在上述各实施例的基础上，步骤S140可以包括以下步骤：

S141、对栅极绝缘层和栅极材料层进行图形化，刻蚀形成设置于栅极远离衬底一侧表面的第一子连接部，以及设置于相邻沟槽之间的外延层表面的第二子连接部。

示例性地，采用掩膜版对淀积的栅极绝缘层和栅极材料层进行第二次的曝光与显影，形成刻蚀所需图案。通过刻蚀形成一体设置的第一子连接部和第二子连接部，从而形成栅极连接部。

图10是本发明实施例提供的一种形成P-阱区的半导体器件结构的结构示意图，图11是本发明实施例提供的一种形成N+阱区的半导体器件结构的结构示意图。掺杂区包括层叠设置的P-阱区和N+阱区。参见图10和图11，步骤S130具体包括如下步骤：

S1301、在形成栅极绝缘层23后，在栅极绝缘层23远离衬底10一侧的表面向衬底10的方向，形成P-阱区31；在形成栅极连接部40后，在栅极连接部40远离衬底10一侧的表面向衬底10的方向，形成N+阱区32。

示例性地，图10示出了在形成栅极绝缘层之后，对沟槽两侧的外延层采用离子注入和高温推结的方式，形成深度小于沟槽深度的P-阱区。图11示出了在形成栅极连接部之后，在沟槽两侧的P-阱区采用离子注入和高温退火的方式，形成N+阱区，从而形成掺杂区。

需要说明的是，在上述各实施例中，步骤S141和步骤S1301可穿插进行。具体地，在形成栅极绝缘层之后，先形成P-阱区，之后形成栅极连接部。在形成栅极连接部之后，再形成N+阱区，从而形成整个掺杂区。通过对淀积的栅极绝缘层和栅极材料层采用掩膜版进行光刻与刻蚀，选择性保留栅极远离衬底一侧表面以及相邻沟槽之间的外延层表面的栅极绝缘层和栅极材料层，从而形成栅极连接部，可有效降低栅极电阻，且形成的栅极连接部未将元胞分割开，电流可在元胞中均匀流动，有利于提高半导体器件的耐受UIS能力的稳定性，增强耐受UIS能力。

可选地，在上述各实施例的基础上，该半导体器件结构的制备方法还包括：

S150、在栅极连接部远离衬底一侧的表面形成介电层；介电层设置有接触孔；接触孔贯穿N+阱区，且接触孔的底部延伸至P-阱区。

示例性地，在栅极连接部表面沉积氧化物材料，形成介电层。示例性地，介电层可以采用氧化硅材料形成。对介电层对应于掺杂区中心的位置刻蚀形成接触孔，且接触孔底部延伸至P-阱区。

S160、在介电层远离栅极连接部一侧的表面形成第一金属层；其中，第一金属层在对应于接触孔的位置填充于接触孔中。

示例性地，在介电层表面淀积金属材料，形成第一金属层。并且第一金属层将接触孔填充满，形成金属电极，以向半导体器件结构传输电压信号。

S170、在衬底远离外延层的一侧形成第二金属层。

示例性地，对衬底远离外延层的一侧，即衬底背面进行减薄，并在衬底背面淀积金属材料，形成第二金属层，作为半导体器件的金属电极。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。