用于制造集成电路的工艺以及对应的集成电路

本申请要求于2019年10月16日提交的法国专利申请第1911549号的优先权权益，其内容在法律允许的最大程度下通过引用的方式全部并入于此。

技术领域

实现方式和实施例涉及集成电路，并且具体涉及在半导体衬底中形成沟槽。

背景技术

由于多个原因而在集成电路的半导体衬底中形成沟槽。

例如，在浅沟槽隔离(STI)的制造中，通常采用沟槽形成阶段。例如，浅沟槽隔离使得能够使可以被并入逻辑部分内或者非易失性存储器区域内的晶体管电隔离。

针对节省制造成本的明显原因，被定位在逻辑部分和非易失性存储器部分中的浅沟槽隔离被同时产生，并且具有相同的结构。

然而，逻辑部分通常包括大量注入的掺杂剂，这导致晶体缺陷，如果机械应力较高，则这些晶体缺陷可以导致错位。在浅沟槽隔离中的介电质的体积可以导致这种应力，并且为此，将需要减小介电质的体积。

然而，在非易失性存储器部分中，存在高电压，并且高电压可以产生寄生效应，并且为此，将需要改善横向隔离。

换句话说，将需要在逻辑部分中制造更浅的(即，第一深度)浅沟槽隔离，并且需要在非易失性存储器部分中制造更深的(即，大于第一深度的第二深度)浅沟槽隔离。

当然，制造不同深度的浅沟槽隔离的需求不限于逻辑部分和非易失性存储器的上述示例，并且可以应用于其他部分和其他类型的集成电路设备。

具体地，根据另一示例(又给出、但不限于)，在衬底中的掩埋竖直栅极晶体管的竖直栅极的制造中、或者在衬底中的竖直电容元件的制造中，也可以采用在集成电路的半导体衬底中形成沟槽的阶段。

同样，旨在容纳竖直栅极或者电容元件的电极的沟槽同时形成，或者与浅沟槽隔离的形成同时形成。

此外，容纳竖直栅极的沟槽的深度对掩埋晶体管的性能和在掩埋晶体管的制造中的其他步骤有影响，并且因此，很难修改所建立的深度。然而，能够使用更深的沟槽针对竖直电容元件将是有利的，以便增加所述电容元件的每单位面积的电容值。

换句话说，还将需要为竖直电容元件的电极制造比用于掩埋晶体管的竖直栅极的沟槽或者浅沟槽隔离更深的浅沟槽隔离。

由于成本原因，在工业生产工艺中，没有采用根据沟槽的目的的在半导体衬底的各个部分中的衬底中制造沟槽分离(除了在针对非常特殊的要求的例外情况下可以采用之外)。

常规技术提出了去除填充浅沟槽隔离的介电质的一部分，以减小介电质的体积，并且因此，缓和由于介电质的体积而引起的应力。这些技术具有引入寄生效应(被称为“驼峰”效应(即，具体地，晶体管的特性中的变形))的缺点，这些寄生效应通常是由去除介电质的一部分引起的边缘效应而导致的。

将需要能够不那么昂贵地、并且在没有寄生效应的情况下在衬底中使用各种深度的沟槽。

发明内容

根据一个方面，提出了一种用于制造集成电路的工艺，该集成电路包括具有第一区域和第二区域的半导体衬底，该工艺包括在衬底中形成沟槽的阶段。沟槽形成阶段包括：在第一区域和第二区域中的衬底的正面的顶部上形成第一停止层；在第二区域中的第一停止层的顶部上形成第二停止层；以及在第一区域和第二区域中执行由蚀刻掩模界定的干法蚀刻，该干法蚀刻被配置为：在第一区域中于给定时间内蚀刻第一停止层，然后，衬底中的至少一个第一沟槽相对于正面下到第一深度，并且同时，在第二区域中蚀刻第二停止层，然后，衬底中的至少一个第二沟槽相对于正面下到第二深度，该第二深度比第一深度浅。

换句话说，仅干法蚀刻的一个步骤就允许在第一区域和第二区域中形成不同深度的沟槽。在对干法蚀刻给出的时间的总持续时间之中，通过对在第二区域中的第二停止层的蚀刻给出没有在衬底中的沟槽中的蚀刻中被给出的时间，获得了在多个深度之间的差值。此外，在对准或者所使用的材料方面，第二停止层的形成不是关键的，并且其使用成本适度。

有利地，该工艺进一步包括：完全去除第二停止层的操作。

根据一种实现方式，该工艺还包括：在干法蚀刻之后，执行湿法蚀刻，该湿法蚀刻被配置为从通过干法蚀刻被蚀刻的侧面，横向地去除第一停止层的一部分，其中，第二停止层被配置为使得所述湿法蚀刻引起第二停止层的所述完全去除。

换句话说，提出了使用已经在蚀刻工艺中被采用以去除第一停止层的横向部分(通常被称为“氮化物回拉”)的湿法蚀刻，以便完全去除第二停止层。第二层被有利地配置为如其最初被预期的那样适当地与湿法蚀刻发生反应，即，以便被完全去除。

根据一种实现方式，第一停止层和第二停止层包括氮化硅，并且第二停止层包括处于所选择的浓度的掺杂剂，使得所述湿法蚀刻引起第二停止层的所述完全去除。

根据另一实现方式，第一停止层包括氮化硅，并且第二停止层包括与第一停止层的氮化硅不同的材料，该材料被配置成使得所述湿法蚀刻引起第二停止层的所述完全去除。

换句话说，关于干法蚀刻，有利地选择第二停止层，以在第一区域和第二区域中的沟槽之间引入某些深度差；并且关于湿法蚀刻，有利地选择第二停止层，以便在从第一停止层的侧面去除横向部分的步骤(“氮化物回拉”步骤)中完全去除第二停止层。掺杂氮化硅允许第二停止层对湿法蚀刻的反应性被参数化，并且因此，允许在该层的厚度以及因此引起的深度之间的差值也被参数化。

根据一种实现方式，该工艺包括：用介电材料来过填充沟槽的操作；以及化学机械抛光操作，该化学机械抛光操作由第一停止层停止，所填充的沟槽被配置为形成浅沟槽隔离。

该工艺可以有利地包括：完全去除第二停止层以便简化对用于停止化学机械抛光操作的第一停止层的检测的操作。

当该工艺还包括在衬底的第一区域中形成非易失性存储器的步骤，以及在衬底的第二区域中形成逻辑部分的步骤时，该完全去除第二停止层的实现方式是非常有用的，但是不是必要的。

根据另一实现方式，该工艺包括：在沟槽的侧面处和底部上形成介电包层的操作；用导电材料来过填充沟槽的操作；以及化学机械抛光操作，该化学机械抛光操作由第一停止层停止，在第一区域中所填充的沟槽被配置为形成电容元件的竖直电极，以及在第二区域中所填充的沟槽被配置为形成掩埋晶体管的竖直栅极。

同样，该工艺可以有利地包括：完全去除第二停止层以便简化对用于化学机械抛光操作的第一停止层的检测的操作。

当该工艺还包括在衬底的第一区域中形成电容元件的步骤，以及在衬底的第二区域中形成非易失性存储器的步骤时，该完全去除第二停止层的实现方式是非常有用的，但是不是必要的。

例如，在第一深度与第二深度之间的差值在10nm与100nm之间。

根据另一方面，提出了一种集成电路，其包括：半导体衬底，具有正面、衬底的第一区域和衬底的第二区域，该第一区域包括被形成在第一沟槽中的至少一个第一元件，该第一沟槽竖直延伸到衬底中，相对于正面下到第一深度，该第二区域包括被形成在第二沟槽中的至少一个第二元件，该第二沟槽竖直延伸到衬底中，相对于正面下到第二深度，该第二深度比第一深度浅。

当然，在该上下文中的“竖直地”是指“在垂直于正面的方向上”。

根据一个实施例，该集成电路包括：过渡沟槽，界定在过渡沟槽的一侧上的第一区域和在过渡沟槽的另一侧上的第二区域，过渡沟槽的底部相对于过渡沟槽的中间平面是不对称的，并且被定位在所述一侧与所述另一侧之间。

换句话说，过渡沟槽的底部在第一区域的一侧上包括低部，并且在第二区域的一侧上包括比低部浅的高部。倾斜平面在过渡沟槽的底部处将低部连接到高部。

根据一个实施例，所述至少一个第一元件包括浅沟槽隔离，并且所述至少一个第二元件包括浅沟槽隔离。

当第一区域包括非易失性存储器并且第二区域包括逻辑部分时，该后一个实施例是非常有用的，但是不是必要的。

具体地，非易失性存储器因此受益于改善的横向隔离，该横向隔离减小了来自泄漏的寄生效应，并且逻辑部分受益于较低的机械应力，从而降低了错位的风险。

根据另一实施例，所述至少一个第一元件包括掩埋晶体管的竖直栅极，并且所述至少一个第二元件包括电容元件的竖直电极。

当第一区域包括电容元件并且第二区域包括非易失性存储器时，该后一个实施例是非常有用的，但是不是必要的。

具体地，因此，竖直电极可以在深度上覆盖衬底的较大区域，并且因此，可以增加电容元件的每单位面积的电容值，而不受针对掩埋晶体管的沟槽的所建立的深度的限制。

附图说明

基于检查对完全非限制性实施例和实现方式以及附图的详细描述，本发明的其他优点和特征将变得显而易见，其中：

图1至图12图示了在制造工艺的实现方式中的步骤的结果。

具体实施方式

图1图示了在用于制造集成电路的工艺中，在半导体衬底10中形成沟槽的阶段中的一个步骤的结果。

例如，半导体衬底10由硅形成，并且包括第一区域Z1和第二区域Z2。

根据第一变型，第一区域Z1可以旨在包括非易失性存储器区域，并且第二区域Z2可以旨在包括逻辑部分，例如，两者都被并入微控制器内。

根据第二变型，第一区域Z1可以旨在包括竖直地构造在衬底中的电容元件，并且第二区域Z2可以旨在包括非易失性存储器，例如，两者都被并入微控制器内。

电容元件可以具有诸如，例如，在法国专利申请第1757907号、第1757906号或者第1902278号(这些申请的公开内容通过引用的方式被并入)中描述的竖直结构。

在也被称为“线路前端”(FEOL)的部分中，衬底10包括正面11，该正面11对应于衬底10的在其上将产生电子部件(诸如，晶体管或者二极管)的面。

正面11已经覆盖有常规的缓冲氧化物层15。例如，缓冲氧化物层包括通过沉积或者生长而获得的大约7nm的二氧化硅。

在第一区域Z1和第二区域Z2中，已经在衬底10的正面11上的缓冲氧化物层15的顶部上形成了第一停止层20。

例如，第一停止层20由氮化硅形成，并且通过低压化学气相沉积(LPCVD)而获得。第一停止层20的厚度可以是大约80nm。

在第一区域Z1和第二区域Z2中，已经在第一停止层20的顶部上形成了第二停止层30。

例如，第二停止层30由掺杂的氮化硅形成，并且通过等离子体增强化学气相沉积(PECVD)而获得。可以在沉积期间原位实施掺杂，或者通过以后的注入来异位实施掺杂。第二停止层30的厚度可以是大约40nm。将参考下面关于图12的描述，以对第二停止层30的厚度进行评估。

作为备选方案，第二停止层30可以具有另一性质，并且可以是其他形成技术的结果，只要例如，满足下面参照图12所描述的条件即可。

已经在第一停止层20与第二停止层30之间形成了氮化物间氧化物层25，并且氮化物间氧化物层25可以包括大约5nm的二氧化硅的厚度。

图2示出了从第一区域Z1去除第二停止层30，以仅在第二区域Z2中形成第二停止层30的步骤200的结果。

去除操作200包括形成掩模31的操作(其可以是大致对准的)，以及选择性蚀刻，用于在不与氮化物间氧化物层25产生反应的情况下蚀刻第二停止层30。通常使用磷酸H

图3示出了蚀刻掩模32的形成，该蚀刻掩模32被光刻以揭示在第一区域Z1中的第一停止层20和第二区域Z2中的第二停止层30的区域中的未来沟槽的图案。

图4示出了在执行由蚀刻掩模32界定的干法蚀刻400之后的结果。

例如，使用离子轰击的干法蚀刻400能够蚀刻第二停止层30、氮化物间氧化物层25、第一停止层20、缓冲氧化物层15和衬底10的硅。

针对给定时间量，将干法蚀刻400应用于上面参照图3所描述的结构，以在第一区域Z1和第二区域Z2中的衬底10中形成沟槽410、415和420。

因此，在第一区域Z1中，在未被掩模32覆盖的那些部分中首先蚀刻停止层20。接下来，将至少一个第一沟槽410蚀刻到衬底10中，相对于正面11下到第一深度P1。

同时，在第二区域Z2中，未被掩模32覆盖的第二停止层30和第一停止层20的堆叠被蚀刻。接下来，在来自向干法蚀刻400给出的所述时间所剩余的时间中，将至少一个第二沟槽420蚀刻到衬底10中。因此，第二沟槽420具有相对于正面11的第二深度P2。因为去除第二停止层30所花费的时间，所以已经在区域Z2中使衬底20在更少的时间内暴露于蚀刻400，并且第二深度P2比第一深度P1浅。

在该示例中，已经在第一区域Z1与第二区域Z2之间的过渡位置处形成了被称为过渡沟槽的沟槽415。考虑到在所述过渡位置处，在蚀刻掩模32(图3)中的开口的一部分(在该图的右手侧)包括第一停止层20和第二停止层的堆叠，而开口的另一部分(在该图的左手侧)仅包括第一停止层，过渡沟槽415的底部将表现出深度变化。干法蚀刻400对衬底10的影响将在过渡沟槽的底部的低部与高部之间产生倾斜平面，因此，该倾斜平面将相对于沟槽的中间平面是不对称的。下面将参照图11返回到对该不对称性的描述。

图5示出了执行湿法蚀刻500的结果，该湿法蚀刻500旨在横向去除第一停止层20的残余物的一部分(501)，并且进一步完全去除第二停止层30(502)。

可以使用磷酸H

现在参照图12。

图12示出了在湿法蚀刻500之后，在用于如在图5中那样同时形成沟槽的工艺中获得的结构。相同的元件带有相同的附图标记，并且在此处不再详细描述。

如上面参照图5提到的，湿法蚀刻500使用磷酸H

由氮化硅制成的第一停止层20针对磷酸表现出给定蚀刻速度或者反应性，其值ER20为例如大约8nm/min。

在通过干法蚀刻400而形成的在第一停止层20中的孔中，湿法蚀刻500被配置为从第一停止层20的侧面21横向去除宽度C。

由掺杂的氮化硅或者另一材料制成的第二停止层30被配置为针对磷酸表现出蚀刻速度或者反应性，其值ER30为例如大约40nm/min。

假定干法蚀刻400被配置为以相同的速度蚀刻第二停止层30、第一停止层20、以及衬底10的硅，使得在第一深度P1与第二深度P2之间的差值B2等于第二停止层30的厚度B1。当然，实际上，可以通过干法蚀刻400以彼此略微不同的速度来蚀刻上述层。因此，在深度P1与P2之间的最终的深度差B2可以与第二停止层30的厚度B1不同。在任何情况下，本领域的技术人员都将能够使用以下知识来计算所获得的深度差：所选择的材料针对在实践中所使用的干法蚀刻400的蚀刻速度。

总之，湿法蚀刻500旨在并且被配置为从第一停止层20的残余物的侧面21去除横向部分(501)。

第二停止层30被配置成使得所述湿法蚀刻500引起完全和全部去除第二停止层30。例如，对氮化硅中的掺杂剂浓度的选择或者对另一材料的选择可以允许为此而配置第二停止层。

具体地，如下面参照图7将变得显而易见的，第一停止层20必须被暴露以进行抛光步骤700。

因此，出于成本原因，优选地是：针对第二停止层30与湿法蚀刻500的反应性来设计第二停止层30，而不是提供用于去除或者完成去除第二停止层30的额外的蚀刻。

因此，通过第二停止层30的材料针对磷酸500的反应性ER30来使第二停止层的最大厚度B1参数化。

最后，该厚度B1引起被定位在衬底10的第一区域中的第一沟槽410与被定位在衬底10的第二区域中的第二沟槽420之间的深度差B2。

例如，在实践中，如果“氮化物回拉”湿法蚀刻被限于(通过给定技术)从第一停止层20横向去除30nm的厚度，则在k＝ER30/ER20的情况下，第二停止层30的厚度B1被限于k*30nm。厚度B1＝k*30nm根据干法蚀刻400来引入深度差B2，例如，B2＝B1。因此，通过选择例如对第二停止层30的氮化硅的掺杂以使比率k参数化，能够使在第一沟槽410与第二沟槽420之间的深度差B2的值参数化。

被注入到氮化硅中的掺杂剂的性质和浓度可以允许比率k从2到20发生变化。

图6示出了用沟槽材料60来过填充沟槽410、415和420的步骤的结果。

例如，在上面参照图1所提到的第一变型中，沟槽材料60可以是介电质(例如，二氧化硅)，以形成浅沟槽隔离(STI)。

例如，在上面参照图1所提到的第二变型中，作为备选方案，沟槽材料60可以是导电材料(诸如，多晶硅)，以在第一区域Z1中形成电容元件的竖直电极，并且在第二区域Z2中形成掩埋晶体管的竖直栅极。

图7图示了对沟槽材料60进行化学机械抛光的步骤700的结果，一旦到达第一停止层20的表面22，就停止该化学机械抛光。

图8示出了使沟槽材料60凹陷的典型步骤800的结果，例如，如果沟槽材料60是二氧化硅，则使用氢氟酸浴，或者如果沟槽材料60是多晶硅，则使用干法蚀刻。

图9示出了使用选择性湿法蚀刻(诸如，磷酸H

图10示出了典型的湿法蚀刻1000的结果，具体地，以便从衬底10的正面11去除缓冲氧化物层15。

图11示意性地示出了在因此被暴露的衬底10的正面11的顶部上形成结构110的结果。例如，该结构可以包括具有栅极(例如，通过由结构110产生的多晶硅条而连接至彼此的栅极)的晶体管。

在完成上面参照图1至图11所描述的工艺之后而获得的图11所示结构中，将注意到：已经在第一区域Z1与第二区域Z1之间形成了沟槽415(被称为过渡沟槽)。

过渡沟槽415在方向Y上纵向延伸，并且在方向X上在过渡沟槽415的一侧上横向界定出第一区域Z1，并且在X方向上在另一侧上横向界定出第二区域Z2。

在过渡沟槽415的宽度(X)的中间，使得能够获得该结构的工艺已经在过渡沟槽415的底部相对于中间平面PM在方向Y和Z上创建了不对称性。换句话说，的中间平面被定位在所述一侧(Z1)与所述另一侧(Z2)之间。

其中，X、Y和Z是空间上的三个正交方向，使得衬底10的正面11位于在方向X和Y上的平面中。

一种集成电路可以有利地包括图11所示的结构，并且在第一区域Z1中包括至少一个第一元件以及在第二区域Z2中包括至少一个第二元件，该至少一个第一元件被形成在第一沟槽410中，该第一沟槽410在垂直于正面11的方向上延伸到衬底10中，相对于正面11下到第一深度P1，该至少一个第二元件被形成在第二沟槽420中，该第二沟槽420在垂直于正面11的方向上延伸到衬底10中，相对于正面11下到第二深度P2，该第二深度P2比第一深度P1浅。

因此，该集成电路可以包括：具有良好的横向隔离的非易失性存储器，使得例如，由泄漏引起的寄生效应被减小；以及逻辑部分，经受很少或者不经受来自浅沟槽隔离的机械应力。

该集成电路还可以在衬底中包括竖直电容结构，每单位面积表现出高电容值，并且并行地，例如，包括掩埋竖直栅极晶体管，具有与电容结构的深度无关的特性。

当然，本发明不限于这些实施例，而是囊括其所有变型，并且除了上面所提到的逻辑部分、非易失性存储器和电容元件之外，还可以被应用于集成电路的各个部分和各种类型的集成电路设备。