半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体集成电路(Integrated circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。

在集成电路发展过程中，通常随着功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时，几何尺寸(即利用工艺步骤可以产生的最小元件尺寸) 也逐渐减小，这相应增加了集成电路制造的难度和复杂度。

目前，在技术节点不断缩小的情况下，如何提高形成于晶圆上的图形与目标图形的匹配度成为了一种挑战。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高图形转移的精度。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成硬掩膜层；形成多个贯穿所述硬掩膜层的第一开口；在所述第一开口中填充牺牲层，所述牺牲层的耐刻蚀度小于所述硬掩膜层的耐刻蚀度；去除位于相邻所述牺牲层之间的部分硬掩膜层，形成贯穿硬掩膜层的第一凹槽，所述第一凹槽的侧壁暴露出所述牺牲层；在所述第一凹槽的侧壁形成侧墙；形成所述侧墙后，去除所述牺牲层，形成第二凹槽，所述第二凹槽和第一凹槽之间被所述侧墙隔离；以所述硬掩膜层和所述侧墙为掩膜，刻蚀所述第一凹槽和第二凹槽底部的基底，形成目标图形。

相应的，本发明实施例还提供一种半导体结构，包括：基底；硬掩膜层，位于所述基底上；多个第一开口，贯穿所述硬掩膜层；牺牲层，填充于第一开口，所述牺牲层的耐刻蚀度小于所述硬掩膜层的耐刻蚀度。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构的形成方法中，先形成硬掩膜层，再形成多个贯穿所述硬掩膜层的第一开口，随后在所述第一开口中填充牺牲层，所述牺牲层的耐刻蚀度小于所述硬掩膜层的耐刻蚀度，与采用离子注入的方式形成具有不同耐刻蚀度的牺牲层和硬掩膜层的方案相比，本发明实施例通过先形成所述第一开口，随后通过填充的方式在第一开口中形成牺牲层，避免通过离子注入的方式形成牺牲层和硬掩膜层，有利于防止当相邻的牺牲层所在的区域之间的距离过近时，出现离子难以被注入到相邻的牺牲层之间的区域的问题，从而有利于提高所述牺牲层和硬掩膜层的图形精度以及图形质量，进而有利于保证位于相邻牺牲层之间的剩余硬掩膜层能够在去除牺牲层的过程中被保留，防止硬掩膜层出现图形缺失的问题，相应保证硬掩膜层的图形完整性，从而使得硬掩膜层能够在图形化基底的过程中起到相应的掩膜效果，进而提高图形传递的精度。

可选方案中，本发明实施例在形成第一开口时，通过负显影工艺形成用于图形化硬掩膜层的掩膜，与正显影工艺相比，负显影的对比度更高，从而提高第一开口的图形质量，尤其是相邻第一开口之间的硬掩膜层的图形质量，从而在第一开口中填充所述牺牲层后，牺牲层和硬掩膜层的图形精度较高，有利于保证在去除牺牲层的过程中，位于相邻牺牲层之间的剩余硬掩膜层被误刻蚀的几率低，相应保证硬掩膜层的图形完整性，进而提高图形传递的精度。

附图说明

图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；

图8至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

参考图1至图7，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，图1中的图1a为俯视图，图1b为图1a中沿a-a1方向的剖视图，提供基底1；在所述基底1上形成硬掩膜材料层2。

继续参考图1，在所述硬掩膜材料层2上形成分立的平坦层3。

参考图2，图2中的图2a为俯视图，图2b为图2a中沿a-a1方向的剖视图，以所述平坦层3为掩膜，对所述硬掩膜材料层2进行离子注入，所述离子注入适于增大所述硬掩膜材料层2的耐刻蚀度，注入有离子的硬掩膜材料层2用于作为硬掩膜层4，未注入有离子的硬掩膜材料层2用于作为牺牲层5。

参考图3，图3中的图3a为俯视图，图3b为图3a中沿a-a1方向的剖视图，去除所述平坦层3。

参考图4，图4中的图4a为俯视图，图4b为图4a中沿a-a1方向的剖视图，去除所述平坦层3后，去除位于相邻所述牺牲层5之间的部分硬掩膜层4，形成贯穿硬掩膜层4的第一凹槽6，所述第一凹槽6的侧壁暴露出所述牺牲层5。

参考图5，图5中的图5a为俯视图，图5b为图5a中沿a-a1方向的剖视图，在所述第一凹槽6的侧壁形成侧墙7。

参考图6，图6中的图6a为俯视图，图6b为图6a中沿a-a1方向的剖视图，去除所述牺牲层5，形成第二凹槽8，所述第二凹槽8和第一凹槽6之间被所述侧墙7隔离。

参考图7，以所述硬掩膜层4和所述侧墙7为掩膜，刻蚀所述第一凹槽6 和第二凹槽8底部的所述基底1，形成目标图形。

发明人发现，采用上述方法形成的目标图形的完整性不佳，存在图形缺失的问题。作为一种示例，当目标图形为互连沟槽9时，互连沟槽9用于为形成互连线提供空间位置，互连沟槽9的图形精度较差，这容易导致互连线的图形质量较差，甚至容易导致相邻互连线之间容易发生短接的问题。

具体地，在去除所述牺牲层5的过程中，位于相邻牺牲层5之间的剩余硬掩膜层4也会被误刻蚀，从而导致硬掩膜层4的图形完整性较差，进而难以在图形化基底1的过程中起到相应的掩膜作用，导致图形传递的精度较差。

通过发明人的进一步研究，具体地，在进行离子注入的过程中，当相邻平坦层3之间的距离较近时，相邻平坦层3之间的距离较小，注入离子容易被相邻的平坦层3的侧壁所遮挡，从而导致离子难以被注入到相邻平坦层3之间的硬掩材料层2中，或者导致相邻的牺牲层5之间的硬掩膜层4的离子掺杂剂量过低，相应导致相邻牺牲层5之间的硬掩膜层4的耐刻蚀度不高，在去除牺牲层5的过程中，相邻牺牲层5之间的剩余硬掩膜层4与所述牺牲层5的刻蚀选择比不够高，从而导致位于相邻牺牲层5之间的剩余硬掩膜层4被误刻蚀的概率较高，进而影响硬掩膜层4的图形完整性。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成硬掩膜层；形成多个贯穿所述硬掩膜层的第一开口；在所述第一开口中填充牺牲层，所述牺牲层的耐刻蚀度小于所述硬掩膜层的耐刻蚀度；去除位于相邻所述牺牲层之间的部分硬掩膜层，形成贯穿硬掩膜层的第一凹槽，所述第一凹槽的侧壁暴露出所述牺牲层；在所述第一凹槽的侧壁形成侧墙；形成所述侧墙后，去除所述牺牲层，形成第二凹槽，所述第二凹槽和第一凹槽之间被所述侧墙隔离；以所述硬掩膜层和所述侧墙为掩膜，刻蚀所述第一凹槽和第二凹槽底部的基底，形成目标图形。

本发明实施例提供的半导体结构的形成方法中，先形成硬掩膜层，再形成多个贯穿所述硬掩膜层的第一开口，随后在所述第一开口中填充牺牲层，所述牺牲层的耐刻蚀度小于所述硬掩膜层的耐刻蚀度，与采用离子注入的方式形成具有不同耐刻蚀度的牺牲层和硬掩膜层的方案相比，本发明实施例通过先形成所述第一开口，随后通过填充的方式在第一开口中形成牺牲层，避免通过离子注入的方式形成牺牲层和硬掩膜层，有利于防止当相邻的牺牲层所在的区域之间的距离过近时，出现离子难以被注入到相邻的牺牲层之间的区域的问题，从而有利于提高所述牺牲层和硬掩膜层的图形精度以及图形质量，进而有利于保证位于相邻牺牲层之间的剩余硬掩膜层能够在去除牺牲层的过程中被保留，防止硬掩膜层出现图形缺失的问题，相应保证硬掩膜层的图形完整性，从而使得硬掩膜层能够在图形化基底的过程中起到相应的掩膜效果，进而提高图形传递的精度。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图8至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图8，提供基底100。

所述基底100用于为后续工艺制程提供工艺平台。

本实施例中，所述基底100中可以形成有晶体管、电容器等半导体器件，所述基底100中还可以形成有电阻结构、导电结构等功能结构。

本实施例中，所述基底100还包括介质层(未标示)，所述介质层用于作为后续需进行图形化以形成目标图形的膜层。

本实施例中，所述介质层为金属层间介质层(IMD)，金属层间介质层用于实现后段(Back end of line，BEOL)制程中互连线之间的电隔离。

为此，介质层的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。

本实施例中，介质层的材料为超低k介质材料，从而降低后段互连线之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。

继续参考图8，在所述基底100上形成硬掩膜层110。

所述硬掩膜层110用于作为待图形化的膜层。后续形成多个贯穿所述硬掩膜层110的第一开口，第一开口用于为形成牺牲层提供空间位置。

具体地，本实施例中，硬掩膜层110形成于所述介质层上。

本实施例中，所述硬掩膜层110的材料为含硅的材料。

本实施例中，所述硬掩膜层110的材料为无定形硅。在其他实施例中，所述硬掩膜层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、钛、氧化钛、氮化钛、钽、氧化钽、氮化钽、氮化硼、氮化铜、氮化铝或氮化钨等材料。

作为一种示例，本实施例中，所述硬掩膜层110为单层结构。在其他实施例中，所述硬掩膜层还可以为叠层结构，例如：所述硬掩膜层可以包括底部硬掩膜层和位于底部硬掩膜层上的顶部硬掩膜层，其中，顶部硬掩膜层可以用于作为刻蚀停止层，有利于提高图形化工艺的稳定性和工艺效果。

参考图9至图11，形成多个贯穿所述硬掩膜层110的第一开口10。

所述第一开口10用于为形成牺牲层提供空间位置。

本实施例中，所述第一开口10的底部暴露出所述基底100。

本实施例中，所述第一开口10沿第一方向(如图11a中X方向所示)延伸，多个所述第一开口10沿第二方向(如图11a中Y方向所示)排列，所述第二方向与所述第一方向相垂直。

本实施例中，形成多个贯穿所述硬掩膜层110的第一开口10的步骤包括：

如图9至图10所示，在所述硬掩膜层110上形成平坦层120，所述平坦层 120中形成有贯穿平坦层120的第二开口20。

所述平坦层120用于作为后续刻蚀所述硬掩膜层110以形成第一开口的刻蚀掩膜。本实施例中，所述平坦层120为第一平坦层120。

在半导体领域中，形成第二开口20通常还包括在所述第一平坦层120上形成图形层的步骤，所述第一平坦层120还用于为形成图形层提供平坦的表面，从而提高所述图形层的图形精度，使得后续图形层的形貌、尺寸以及形成位置满足工艺要求。

本实施例中，所述第一平坦层120的材料为旋涂碳(Spin on carbon，SOC)。旋涂碳的填充性能较好，旋涂碳能够通过旋涂的方式在硬掩膜层110上形成，有利于降低形成第一平坦层120的难度、提高第一平坦层120表面的平整度。在其他实施例中，所述第一平坦层的材料还可以为ODL(organic dielectric layer，有机介电层)材料等其他填充性能较好的材料。

作为一种示例，本实施例中，形成所述第二开口20的步骤包括：如图9 所示，在所述第一平坦层120上形成图形层101；如图10所示，图10中的图 10a为俯视图，图10b为图10a中沿b-b1方向的剖视图，以所述图形层101为掩膜，图形化所述第一平坦层120，形成所述第二开口20。

所述图形层101用于作为图形化第一平坦层120的掩膜。

本实施例中，所述图形层101的材料包括光刻胶。

本实施例中，形成所述图形层101的步骤包括：在所述第一平坦层120上形成光刻胶层(图未示)；对所述光刻胶层进行负显影处理，形成所述图形层 101。

与正显影(Positive tone develop，PTD)工艺相比，负显影(Negative tonedevelop，NTD)工艺的对比度更高，通过对所述光刻胶层进行负显影处理，形成所述图形层101，有利于提高所述图形层101的图形质量和图形转移精度，相应提高后续图形化所述第一平坦层120形成的第二开口20的图形质量和图形转移精度，尤其是提高相邻第二开口20之间第一平坦层120的图形质量，进而提高所述后续以第一平坦层120为掩膜图形化所述硬掩膜层110形成的第一开口的图形质量，图形转移的精度相应较高。

其中，与正性显影技术(Positive tone develop，PTD)采用显影液(例如： TMAH)溶解掉光刻胶的曝光区域的技术方案不同，负性显影技术(negative tone develop，NTD)是一种采用有机溶剂溶解掉光刻胶的未曝光区域的技术方案，也就是说，感光区域的光刻胶发生极性转换，使感光区域的光刻胶由非亲水性变成亲水性从而不溶于显影液而保留，未感光区域的光刻胶在负显影工艺中被去除，与正显影工艺相比，负性显影技术(NTD)有利于提高小间距图形的分辨率，以及提高对比度。

本实施例中，形成所述第一平坦层120后，在所述第一平坦层120上形成所述图形层101之前，所述半导体结构的形成方法还包括：在所述第一平坦层 120上形成第一抗反射涂层102。

第一抗反射涂层102用于减小曝光时的反射效应，从而提高图形的转移精度。

本实施例中，所述第一抗反射涂层102为Si-ARC层(含硅的抗反射涂层)， Si-ARC层有利于增加光刻工艺过程中的曝光景深(DOF)，有利于提高曝光均匀性，而且，Si-ARC层中富含硅，因此还有利于提高所述第一抗反射涂层102 的硬度，从而有利于进一步提高图形的转移精度。

在其他实施例中，所述第一抗反射涂层还可以为其他合适的抗反射材料，例如：BARC(Bottom Anti-reflective coating，底部抗反射涂层)材料。

本实施例中，以所述图形层101为掩膜，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，图形化所述第一平坦层120，形成所述第二开口20。干法刻蚀工艺具有较高的刻蚀剖面控制性，有利于提高所述开口10的剖面形貌质量和图形精度。

本实施例中，在图形化所述第一平坦层120的步骤中，所述第一抗反射涂层102和所述图形层101逐渐被消耗，因此，在形成所述第二开口20之后，所述第一抗反射涂层102和所述图形层101已经被去除。

在其他实施例中，当图形化所述第一平坦层以形成第二开口后，所述第一平坦层上还保留有部分的第一抗反射涂层和图形层时，还可以通过灰化工艺去除所述图形层和第一抗反射涂层。

如图11所示，图11中的图11a为俯视图，图11b为图11a中沿b-b1方向的剖视图，以所述第一平坦层120(如图10所示)为掩膜，去除所述第二开口 20(如图10所示)底部的硬掩膜层110，形成所述第一开口10。

本实施例中，所述第二开口20的图形精度高，因此，所述第一开口10的图形精度也较高，尤其是相邻第一开口10之间的硬掩膜层110的图形精度高，从而后续在所述第一开口10中填充牺牲层后，牺牲层的图形质量高，且相邻牺牲层之间的硬掩膜层110的图形精度高。

本实施例中，去除所述第二开口20底部的硬掩膜层110的工艺包括干法刻蚀工艺，例如：各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，从而有利于提高干法刻蚀工艺的剖面控制性，相应提高所述第一开口10的剖面形貌质量。

如图11所示，形成所述第一开口10后，还包括：去除所述平坦层120。

去除所述平坦层120，从而暴露出所述硬掩膜层110的顶面，为后续在所述第一开口10中填充牺牲层做准备。

本实施例中，采用灰化工艺或湿法去胶工艺，去除所述平坦层120。

参考图12至图13，在所述第一开口10中填充牺牲层130，所述牺牲层130 的耐刻蚀度小于所述硬掩膜层110的耐刻蚀度。

本发明实施例提供的半导体结构的形成方法中，先形成硬掩膜层110，再形成多个贯穿所述硬掩膜层110的第一开口10，随后在所述第一开口10中填充牺牲层130，所述牺牲层130的耐刻蚀度小于所述硬掩膜层110的耐刻蚀度，与采用离子注入的方式形成具有不同耐刻蚀度的牺牲层和硬掩膜层的方案相比，本发明实施例通过先形成所述第一开口10，随后通过填充的方式在第一开口10中形成牺牲层130，避免通过离子注入的方式形成牺牲层和硬掩膜层，有利于防止当相邻的牺牲层所在的区域之间的距离过近时，出现离子难以被注入到相邻的牺牲层之间的区域的问题，从而有利于提高所述牺牲层130和硬掩膜层110的图形精度以及图形质量，进而有利于保证位于相邻牺牲层130之间的剩余硬掩膜层110能够在去除牺牲层130的过程中被保留，防止硬掩膜层110 出现图形缺失的问题，相应保证硬掩膜层110的图形完整性，从而使得硬掩膜层110能够在图形化基底100的过程中起到相应的掩膜效果，进而提高图形传递的精度。

本实施例中，所述牺牲层130填充于所述第一开口10中，所述牺牲层130 的数量相应为多个，所述牺牲层130沿第一方向延伸，多个所述牺牲层130沿第二方向排列。

本实施例中，所述硬掩膜层110的材料为含硅的材料，所述牺牲层130的材料包括含硅的聚合物。本实施例中，所述牺牲层130的材料为Si-ARC(含硅的抗反射涂层)材料。在其他实施例中，所述牺牲层的材料还可以为其他合适的含硅聚合物材料。

后续步骤还包括：去除位于相邻所述牺牲层130之间的部分硬掩膜层110，形成贯穿硬掩膜层110的第一凹槽，且在去除位于相邻牺牲层130之间的部分硬掩膜层110的步骤中，还去除与所述硬掩膜层110相邻的部分牺牲层130，通过使所述牺牲层130的材料为含硅的材料，从而后续能够在同一刻蚀步骤中，对所述牺牲层130和位于相邻牺牲层130之间的硬掩膜层110进行刻蚀以形成第一凹槽，有利于简化工艺步骤、提高工艺兼容性；

而且，通过使所述牺牲层130的材料为聚合物材料，从而使得所述牺牲层 130能够通过旋涂的方式形成，这不仅有利于降低形成所述牺牲层130的工艺难度，还有利于提高所述牺牲层130在所述第一开口10中的填充性能，从而有利于降低牺牲层130中产生空洞或空隙等缺陷的概率，相应有利于提高所述牺牲层130的图形质量，进而有利于提高后续图形转移的精度。

所述牺牲层130的材料中的硅含量不宜过低，也不宜过高。如果所述牺牲层130的材料中的硅含量过低，在后续形成第一凹槽的步骤中，容易难以在同一刻蚀步骤中刻蚀所述牺牲层130以及位于相邻所述牺牲层130之间的硬掩膜层110；如果所述牺牲层130的材料中的硅含量过高，容易导致所述牺牲层130 的硬度较大，则易导致牺牲层130难以用旋涂的方式填充于所述第一开口10 中。为此，本实施例中，所述牺牲层130的材料中的硅含量为15％至20％。

本实施例中，形成所述牺牲层130的步骤包括：

如图12所示，图12中的图12a为俯视图，图12b为图12a中沿b-b1方向的剖视图，在所述硬掩膜层110上形成填充所述第一开口10的牺牲材料层125。

本实施例中，所述牺牲材料层125的材料为含硅的聚合物材料，因此，形成所述牺牲材料层125的工艺包括旋涂工艺。通过采用旋涂的方式形成所述牺牲材料层125，从而有利于降低所述牺牲材料层125的形成难度、提高所述牺牲材料层125在所述第一开口10中的填充能力。

在其他实施例中，根据实际的工艺，形成所述牺牲材料层的工艺还可以为沉积工艺，例如：化学气相沉积工艺或原子沉积工艺等。

如图13所示，图13中的图13a为俯视图，图13b为图13a中沿b-b1方向的剖视图，去除高于所述硬掩膜层110的牺牲材料层125，位于所述第一开口 10中的剩余牺牲材料层125作为所述牺牲层130。

本实施例中，去除高于所述硬掩膜层110的牺牲材料层125的工艺包括干法刻蚀工艺。通过选用干法刻蚀工艺，有利于提高刻蚀选择比，从而使得所述干法刻蚀工艺易于停止在所述硬掩膜层110的顶面，使得位于所述第一开口10 中的所述牺牲材料层125能够被保留。

参考图14至图16，去除位于相邻所述牺牲层130之间的部分硬掩膜层110，形成贯穿硬掩膜层110的第一凹槽40(如图16所示)，所述第一凹槽40的侧壁暴露出所述牺牲层130。

后续步骤还包括：在所述第一凹槽40的侧壁形成侧墙，第一凹槽40用于为形成侧墙提供支撑作用。

本实施例中，去除位于相邻所述牺牲层130之间的部分硬掩膜层110的步骤中，还去除与硬掩膜层110相邻的部分牺牲层130，形成所述第一凹槽40。

本实施例中，形成贯穿硬掩膜层110的第一凹槽40的步骤包括：

如图14所示，图14中的图14a为俯视图，图14b为图14a中沿b-b1方向的剖视图，在所述硬掩膜层110上形成覆盖所述牺牲层130的第二平坦层123；在所述第二平坦层123上形成第二抗反射涂层122；在所述第二抗反射涂层122 上形成遮挡层121。

所述第二平坦层123用于为形成遮挡层121提供平坦的表面，从而有利于提高所述遮挡层121的图形精度。后续以遮挡层121为掩膜，刻蚀所述第二平坦层123后，剩余的第二平坦层123还用于作为刻蚀所述硬掩膜层110和所述牺牲层130的掩膜。

本实施例中，所述第二平坦层123的材料为旋涂碳(Spin on carbon，SOC)。

第二抗反射涂层122用于减小曝光时的反射效应，从而提高图形的转移精度。本实施例中，所述第二抗反射涂层122为Si-ARC层(含硅的抗反射涂层)

所述遮挡层121用于作为刻蚀所述第二平坦层123的掩膜。

本实施例中，所述遮挡层121的材料为光刻胶。

本实施例中，形成所述遮挡层121的步骤包括：在所述第二抗反射涂层122 上形成光刻胶层；对所述光刻胶层进行负显影处理，形成所述遮挡层121。

与正显影(Positive tone develop，PTD)工艺相比，负显影(Negative tonedevelop，NTD)工艺的对比度更高，通过对所述光刻胶层进行负显影处理，形成所述遮挡层121，有利于提高所述遮挡层121的图形质量和图形转移精度，相应提高后续图形化所述第二平坦层123时的图形转移精度，进而有利于提高后续形成的第一凹槽的图形精度。

如图15所示，图15中的图15a为俯视图，图15b为图15a中沿b-b1方向的剖视图，以所述遮挡层121为掩膜，依次刻蚀所述第二抗反射涂层122和所述第二平坦层123，在所述第二平坦层123中形成第三开口30。

本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，依次刻蚀所述第二抗反射涂层122和第二平坦层123。

本实施例中，所述第三开口30露出相邻所述牺牲层130之间的部分硬掩膜层110，所述第三开口30还露出与所述硬掩膜层110相邻的牺牲层130。

本实施例中，所述第三开口30的数量为多个，所述第三开口30还露出与牺牲层130相邻的硬掩膜层110。所述第三开口30沿第一方向延伸，多个第三开口30沿第二方向排列。

本实施例中，在刻蚀所述第二平坦层123的过程中，所述遮挡层121和第二抗反射涂层122逐渐被消耗，因此，在形成所述第三开口30后，所述遮挡层 121和第二抗反射涂层122已经被去除。

如图16所示，图16中的图16a为俯视图，图16b为图16a中沿b-b1方向的剖视图，以所述第二平坦层123为掩膜，去除所述第三开口30(如图15所示)露出的所述硬掩膜层110，形成贯穿硬掩膜层110的第一凹槽40。

本实施例中，去除位于相邻所述牺牲层130之间的部分硬掩膜层110的工艺包括干法刻蚀工艺，例如：各向异性等离子体刻蚀工艺。

本实施例中，在去除相邻牺牲层130之间的部分硬掩膜层110的步骤中，还去除部分的牺牲层130、以及与牺牲层130相邻的部分硬掩膜层110。

本实施例中，所述第一凹槽40的延伸方向为第一方向，所述第一凹槽40 的数量为多个，多个所述第一凹槽40沿第二方向间隔排布。

本实施例中，所述硬掩膜层110和所述牺牲层130的材料均为含硅的材料，因此，所述干法刻蚀工艺的刻蚀气体包括含氟气体，例如：CF

本实施例中，在形成所述第一凹槽40后，所述半导体结构的形成方法还包括：去除所述第二平坦层123。具体地，可以采用灰化工艺或湿法去胶工艺去除所述第二平坦层123。

参考图17，在所述第一凹槽40的侧壁形成侧墙140。

所述侧墙140用于作为后续刻蚀所述基底100的部分掩膜。

后续步骤还包括：去除牺牲层130，形成第二凹槽。本实施例在形成第二凹槽之前，通过形成侧墙140，从而后续能够实现第一凹槽40和第二凹槽之间的隔离，并使得相邻第一凹槽40和第二凹槽的间距满足设计最小间隔；相应地，后续刻蚀第一凹槽40和第二凹槽底部的基底100后，有利于使基底100中形成的目标图形之间的间距满足最小设计间隔。

侧墙140的材料可以为氧化钛、氮化钛、氧化硅、氮化硅或氧化铝。本实施例中，侧墙140的材料为氧化钛。氧化钛材料与无定型硅的刻蚀选择比较大，从而保证侧墙140能够在后续去除牺牲层140的步骤中被保留，且后续能够以侧墙140和硬掩膜层110为掩膜，刻蚀基底100。

本实施例中，形成侧墙140的步骤包括：在第一凹槽40侧壁和底部、以及硬掩膜层110和牺牲层130顶面的侧墙材料层(图未示)；去除第一凹槽40底部、以及硬掩膜层110和牺牲层130顶面的侧墙材料层，位于第一凹槽40侧壁上的剩余侧墙材料层用于作为侧墙140。

本实施例中，采用原子层沉积工艺形成侧墙材料层，有利于提高侧墙材料层在第一凹槽40侧壁上的覆盖能力，而且通过选用原子层沉积工艺，还有利于提高侧墙材料层的厚度均匀性，并降低精确控制侧墙140厚度的难度。

本实施例中，采用干法刻蚀工艺，例如：各向异性干法刻蚀工艺，去除第一凹槽40侧壁和底部、以及硬掩膜层110和牺牲层130顶面的侧墙材料层。各向异性干法刻蚀工艺具有各向异性刻蚀的特性，从而能够在无掩膜的情况下，将第一凹槽40侧壁和底部、以及硬掩膜层110和牺牲层130顶面的侧墙材料层去除，且对位于第一凹槽40侧壁的侧墙材料层的横向刻蚀少，从而使位于第一凹槽40侧壁的侧墙材料层被保留作为所述侧墙140。

本实施例中，所述侧墙140的厚度为50埃米至300埃米，侧墙140的厚度较小，从而有利于使得第一凹槽40与后续第二凹槽之间满足最小设计间隔。侧墙140的厚度指的是：侧墙140沿垂直于第一凹槽40侧壁方向上的尺寸。

参考图18，图18中的图18a为俯视图，图18b为图18a中沿b-b1方向的剖视图，在形成所述侧墙140后，去除所述牺牲层130(如图17所示)，形成第二凹槽50，所述第二凹槽50和第一凹槽40之间被所述侧墙140隔离。

本实施例中，去除牺牲层130形成第二凹槽50后，硬掩膜层110和侧墙 140用于作为后续刻蚀基底100的掩膜。

第二凹槽50的延伸方向为第一方向，多个第二凹槽50沿第二方向排列。

本发明实施例提供的半导体结构的形成方法中，通过先形成所述第一开口 10，随后通过填充的方式在第一开口10中形成牺牲层130，避免通过离子注入的方式形成牺牲层和硬掩膜层，有利于防止当相邻的牺牲层所在的区域之间的距离过近时，出现离子难以被注入到相邻的牺牲层之间的区域的问题，从而有利于提高所述牺牲层130和硬掩膜层110的图形精度以及图形质量，进而有利于保证位于相邻牺牲层130之间的剩余硬掩膜层110能够在去除牺牲层130以形成第二凹槽50的过程中被保留，防止硬掩膜层110出现图形缺失的问题，相应保证硬掩膜层110的图形完整性，从而使得硬掩膜层110能够在图形化基底 100的过程中起到相应的掩膜效果，进而提高图形传递的精度。

具体地，本实施例中，位于相邻牺牲层130之间的硬掩膜层110的图形精度高，因此，去除牺牲层130的工艺对位于相邻牺牲层130之间的剩余硬掩膜层110造成误刻蚀的概率较低，从而保证硬掩膜层110的图形完整性，还有利于降低相邻第二凹槽50之间相连通的几率。

此外，本实施例在形成第一凹槽40后，在第一凹槽40的侧壁形成侧墙140，之后去除牺牲层130形成多个第二凹槽50，本实施例通过分别在不同步骤中形成第一凹槽40和第二凹槽50，有利于降低形成第一凹槽40和第二凹槽50的难度、增大工艺窗口(例如：改善光学临近效应)，使得第一凹槽40和第二凹槽50的图形精度得到保障，相应的，后续刻蚀第一凹槽40和第二凹槽50底部的基底100形成目标图形后，目标图形的图形精度也得到了提高。

本实施例中，所述牺牲层130的材料为含硅的聚合物，所述硬掩膜层110 的材料为无定形硅，含硅的聚合物材料的硬度和耐刻蚀度低于无定形硅材料，因此，在去除牺牲层130的过程中易于实现较大的刻蚀选择比，有利于降低去除牺牲层130的难度。

本实施例中，去除所述牺牲层130的步骤中，所述牺牲层130和所述硬掩膜层110的刻蚀选择比大于或等于10：1。

本实施例中，去除所述牺牲层130的工艺包括湿法刻蚀工艺。本实施例中，所述湿法刻蚀工艺的刻蚀溶液为SPM溶液。其中SPM溶液指的是：浓硫酸和双氧水的混合溶液。

参考图19，以所述硬掩膜层110和所述侧墙140为掩膜，刻蚀所述第一凹槽40和第二凹槽50底部的基底100，形成目标图形。

在刻蚀第一凹槽40和第二凹槽50底部的基底100后，将第一凹槽40和第二凹槽50的图形传递至基底100中，形成目标图形。其中，硬掩膜层110和第一凹槽40的图形完整性较好，且第一凹槽40和第二凹槽50的图形精度较高，相应有利于提高刻蚀基底100的工艺效果和图形传递的精度，以及提高了目标图形的图形精度。

本实施例中，所述基底100包括介质层。具体地，所述介质层为金属层间介质层。因此，以所述硬掩膜层110和所述侧墙140为掩膜，刻蚀所述第一凹槽40和第二凹槽50底部的介质层，在介质层中形成互连沟槽60。

所述互连沟槽60用于为形成互连线提供空间位置。

本实施例中，第一凹槽40和第二凹槽50的图形精度高，相邻第二凹槽50 之间相连通的几率较低，因此，互连沟槽60的图形精度也较高，互连沟槽60 之间发生相连通问题的概率较低，从而后续在互连沟槽60中形成互连线后，互连线的图形精度也较高，相邻互连线之间发生短接问题的几率较低，有利于提高半导体结构的电连接可靠性。

本实施例中，采用干法刻蚀工艺，例如：各向异性干法刻蚀工艺，刻蚀第一凹槽40和第二凹槽50底部的基底100。各向异性干法刻蚀工艺具有各向异性刻蚀的特性，刻蚀剖面控制性较好，有利于使在基底100中形成的目标图形满足工艺要求，且干法刻蚀工艺还有利于实现较大的刻蚀选择比，从而提高刻蚀基底100的工艺效果。

本实施例中，以所述硬掩膜层110和所述侧墙140为掩膜，刻蚀所述第一凹槽40和第二凹槽50底部的基底100，形成所述互连沟槽60后，所述半导体结构的形成方法还包括：

参考图20，图20中的图20a为俯视图，图20b为图20a中沿b-b1方向的剖视图，去除所述硬掩膜层110和所述侧墙140。

去除所述硬掩膜层110和侧墙140，为后续在互连沟槽60中形成互连线做准备。

本实施例中，可以采用干法刻蚀工艺，去除所述硬掩膜层110和所述侧墙 140。

参考图21，图21中的图21a为俯视图，图21b为图21a中沿b-b1方向的剖视图，去除所述硬掩膜层110和所述侧墙140后，在所述互连沟槽60中形成互连线150。

本实施例中，所述互连沟槽60的图形精度高，互连沟槽60之间发生相连通的几率低，因此，所述互连线150之间发生短接的概率低，互连线150的图形精度高，互连线150的电连接性能较高。

所述互连线150的材料可以为铜、钨、钴等导电材料。

本实施例中，形成所述互连线150的步骤包括：在所述介质层上形成填充互连沟槽60的导电层(图未示)；去除高于介质层的导电层，填充于互连沟槽 60中的剩余导电层用于作为所述互连线150。

关于后续的工艺步骤，本发明实施例在此不再赘述。

相应的，本发明还提供一种半导体结构。参考图13，图13中图13a为俯视图，图13b为图13a中沿b-b1方向的剖视图，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底100；硬掩膜层110，位于所述基底100上；多个第一开口10(如图11所示)，贯穿所述硬掩膜层110；牺牲层130，填充于第一开口10，所述牺牲层130的耐刻蚀度小于所述硬掩膜层110的耐刻蚀度。

本发明实施例提供的半导体结构中，在所述硬掩膜层110中设置有多个第一开口10，而且还设置有填充于第一开口10的牺牲层130，所述牺牲层130 的耐刻蚀度小于所述硬掩膜层110的耐刻蚀度，所述牺牲层130填充于第一开口10中，避免通过离子注入的方式形成具有不同耐刻蚀度的牺牲层和硬掩膜层，有利于防止当相邻的牺牲层所在的区域之间的距离过近时，出现相邻的牺牲层之间的硬掩膜层中的离子掺杂剂量过少的问题，从而有利于提高所述牺牲层130和硬掩膜层110的图形精度以及图形质量，进而有利于保证在去除牺牲层130以形成第二凹槽的过程中，位于相邻牺牲层130之间的剩余硬掩膜层110 能够被保留，防止硬掩膜层110出现图形缺失的问题，相应保证硬掩膜层110 的图形完整性，从而使得硬掩膜层110能够在图形化基底100的过程中起到相应的掩膜效果，进而提高图形传递的精度。

所述基底100用于为工艺制程提供工艺平台。

本实施例中，所述基底100中可以形成有晶体管、电容器等半导体器件，所述基底100中还可以形成有电阻结构、导电结构等功能结构。

本实施例中，所述基底100还包括介质层(未标示)，所述介质层用于作为后续需进行图形化以形成目标图形的膜层。

本实施例中，所述介质层为金属层间介质层(IMD)，金属层间介质层用于实现后段(Back end of line，BEOL)制程中互连线之间的电隔离。

本实施例中，介质层的材料为超低k介质材料，从而降低后段互连线之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。

后续在相邻牺牲层130之间形成贯穿所述硬掩膜层110的第一凹槽，剩余的硬掩膜层110用于作为后续图形化基底100的部分掩膜。

具体地，本实施例中，硬掩膜层110位于所述介质层上。

本实施例中，所述硬掩膜层110的材料为含硅的材料。

本实施例中，所述硬掩膜层110的材料为无定形硅。在其他实施例中，所述硬掩膜层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、钛、氧化钛、氮化钛、钽、氧化钽、氮化钽、氮化硼、氮化铜、氮化铝或氮化钨等材料。

作为一种示例，本实施例中，所述硬掩膜层110为单层结构。在其他实施例中，所述硬掩膜层还可以为叠层结构，例如：所述硬掩膜层可以包括底部硬掩膜层和位于底部硬掩膜层上的顶部硬掩膜层，其中，顶部硬掩膜层可以用于作为刻蚀停止层，有利于提高图形化工艺的稳定性和工艺效果。

所述第一开口10用于为牺牲层130提供空间位置。

本实施例中，所述第一开口10的底部暴露出所述基底100。

本实施例中，所述第一开口10沿第一方向(如图11a中X方向所示)延伸，多个所述第一开口10沿第二方向(如图11a中Y方向所示)排列，所述第二方向与所述第一方向相垂直。

本实施例中，所述第一开口10通过光刻和刻蚀的工艺形成，光刻工艺中采用负显影工艺，负显影工艺的对比度较高，因此，第一开口10的图形精度较高，尤其是相邻第一开口10之间的硬掩膜层110的图形精度较高。

所述牺牲层130的耐刻蚀度小于硬掩膜层110的耐刻蚀度，从而后续在相邻牺牲层130之间形成贯穿所述硬掩膜层110的第一凹槽、以及在第一凹槽的侧壁形成侧墙后，再去除牺牲层130即可形成第二凹槽，第二凹槽与第一凹槽由侧墙相隔离，且去除牺牲层130的工艺对硬掩膜层110造成误刻蚀的概率低，从而使得硬掩膜层110在去除牺牲层130的过程中被保留。

本实施例中，所述牺牲层130填充于所述第一开口10中，所述牺牲层130 的数量相应为多个，所述牺牲层130沿第一方向延伸，多个所述牺牲层130沿第二方向排列。

本实施例中，所述硬掩膜层110的材料为含硅的材料，所述牺牲层130的材料包括含硅的聚合物。本实施例中，所述牺牲层130的材料为Si-ARC(含硅的抗反射涂层)材料。

后续步骤还包括：去除位于相邻所述牺牲层130之间的部分硬掩膜层110，形成贯穿硬掩膜层110的第一凹槽，且在去除位于相邻牺牲层130之间的部分硬掩膜层110的步骤中，还去除与所述硬掩膜层110相邻的部分牺牲层130，通过使所述牺牲层130的材料为含硅的材料，从而后续能够在同一刻蚀步骤中，对所述牺牲层130和位于相邻牺牲层130之间的硬掩膜层110进行刻蚀以形成第一凹槽，有利于简化工艺步骤、提高工艺兼容性；

而且，通过使所述牺牲层130的材料为聚合物材料，从而使得所述牺牲层 130能够通过旋涂的方式形成，这不仅有利于降低形成所述牺牲层130的工艺难度，还有利于提高所述牺牲层130在所述第一开口10中的填充性能，从而有利于降低牺牲层130中产生空洞或空隙等缺陷的概率，相应有利于提高所述牺牲层130的图形质量，进而有利于提高后续图形转移的精度。

所述牺牲层130的材料中的硅含量不宜过低，也不宜过高。如果所述牺牲层130的材料中的硅含量过低，在后续形成第一凹槽的步骤中，容易难以在同一刻蚀步骤中刻蚀所述牺牲层130以及位于相邻所述牺牲层130之间的硬掩膜层110；如果所述牺牲层130的材料中的硅含量过高，容易导致所述牺牲层130 的硬度较大，则易导致牺牲层130难以用旋涂的方式填充于所述第一开口10 中。为此，本实施例中，所述牺牲层130的材料中的硅含量为15％至20％。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。