半导体结构及其制备方法

技术领域

本发明涉及半导体制造技术领域，特别是涉及半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，包括用于存储数据的存储单元阵列，以及位于存储单元阵列外围的外围电路组成。每个存储单元通常包括字线结构、位线结构和电容器。字线结构上的字线电压能够控制晶体管的开启和关闭，从而通过位线结构能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

随着制程工艺的不断发展，DRAM的尺寸越来越小，DRAM的工艺节点来到10nm及以下，DRAM器件单位面积的能量密度大幅增高，对器件性能造成不良影响。如何在延续DRAM微缩趋势的同时确保器件性能满足要求，是亟需解决的问题。

发明内容

基于此，有必要针对DRAM尺寸微缩导致器件性能下降的问题，提供一种半导体结构及其制备方法，使得DRAM器件在减小尺寸的同时，仍能满足性能要求。

本申请的一个实施例公开了一种半导体结构，包括：衬底，包括阵列排布的有源区和隔开有源区的隔离结构；衬底具有相对的第一表面和第二表面；埋入式字线结构，位于衬底中靠近第一表面的一侧，嵌入有源区；位线结构，位于衬底的第一表面，与有源区电连接；电容结构，位于衬底的第二表面，与有源区一一对应连接。

上述半导体结构，字线结构、位线结构和有源区位于衬底第一表面的一侧，电容结构位于衬底第二表面的一侧，可以同一区域内形成晶体管结构和电容结构，降低了单个DRAM单元的面积；同时，由于晶体管结构和电容结构无需相互挤占对方的空间，因此器件尺寸无需进行微缩，从而可以保证器件性能不受影响。此外，由于埋入式字线结构嵌入至有源区内部，可以增强栅极控制能力，提高工作电流。

在其中一个实施例中，有源区包括源极端、漏极端和位于源极端和漏极端之间的沟道区；位线结构与有源区的源极端连接，电容结构与有源区的漏极端连接。

在其中一个实施例中，埋入式字线结构远离第一表面的一侧具有字线导电层，字线导电层嵌入至有源区中的沟道区；埋入式字线结构还包括栅氧化层，位于字线导电层和有源区之间。

通过将字线导电层嵌入至有源区中的沟道区，可以在沟道区中形成两个电流通道，分别位于字线结构相对的两侧，从而可以提高器件工作电流，增强栅极控制能力。

在其中一个实施例中，源极端与漏极端不在同一平面上。

在其中一个实施例中，沟道区垂直于第一表面或者第二表面。

在其中一个实施例中，源极端和漏极端为P型掺杂，沟道区为N型掺杂；或者源极端和漏极端为N型掺杂，沟道区为P型掺杂。

在其中一个实施例中，埋入式字线结构靠近第一表面的一侧具有字线介质层，位于衬底中，字线介质层靠近第一表面的表面与第一表面齐平，并且暴露于衬底的第一表面。

字线介质层可以将栅氧化层和字线导电层覆盖在衬底中，对字线导电层和栅氧化层起到良好的保护作用，提高器件性能稳定性。

在其中一个实施例中，半导体结构还包括节点接触结构，位于衬底中靠近第二表面的一侧，节点接触结构靠近第二表面的表面与第二表面平齐，并且暴露于衬底的第二表面；电容结构通过节点接触结构与有源区的漏极端电连接。

本申请的另一方面还公开了一种半导体结构的制备方法，包括：提供衬底，衬底包括阵列排布的有源区和隔开有源区的隔离结构，衬底具有相对的第一表面和第二表面；形成埋入式字线结构，埋入式字线结构位于衬底中靠近第一表面的一侧，且嵌入有源区；形成位线结构，位线结构位于衬底的第一表面，与有源区电连接；形成电容结构，电容结构位于衬底的第二表面，与有源区一一对应连接。

上述半导体结构的制备方法，通过在靠近衬底第一表面的一侧形成字线结构、位线结构和有源区，在靠近衬底第二表面的一侧形成电容结构，使得晶体管结构和电容结构共用同一平面区域，降低了单个DRAM单元的面积；同时，由于晶体管结构和电容结构无需相互挤占对方的空间，因此器件尺寸无需进行微缩，从而可以保证器件性能不受影响。此外，通过将埋入式字线结构嵌入至有源区，可以增强栅极控制能力，提高工作电流。

在其中一个实施例中，形成埋入式字线结构，包括：于第一表面形成第一图案化掩膜层；基于第一图案化掩膜层于衬底中形成字线沟槽，字线沟槽沿第一方向延伸；于字线沟槽中形成埋入式字线结构。

在其中一个实施例中，于字线沟槽中形成埋入式字线结构，包括：形成栅氧化层，栅氧化层覆盖字线沟槽的底部和侧壁；形成字线导电层，字线导电层填满字线沟槽，且覆盖第一表面；去除第一表面上的字线导电层；降低字线沟槽中的字线导电层的厚度；于字线导电层的上表面形成字线介质层。

在其中一个实施例中，形成位线结构，包括：形成位线导电材料层，位线导电材料层覆盖第一表面和埋入式字线结构；于位线导电材料层的上表面形成第二图案化掩膜层；基于第二图案化掩膜层刻蚀位线导电材料层，直至暴露出第一表面，以形成位线结构，位线结构沿第二方向延伸。

在其中一个实施例中，位线导电材料层包括：金属层和金属阻挡层，金属阻挡层位于金属层和第一表面之间。

在其中一个实施例中，形成位线结构之后，还包括：形成位线介质层，位线介质层填满位线结构之间的间隙，位线介质层的顶面与位线结构的顶面齐平。

在其中一个实施例中，形成位线介质层之后，还包括：形成绝缘材料层，绝缘材料层覆盖位线结构和位线介质层的表面；于绝缘材料层的表面形成金属互连层；将所得结构键合至支撑基板，其中，金属互连层远离衬底的表面为键合面；对衬底的第二表面进行减薄。

在其中一个实施例中，形成电容结构之前，还包括：于衬底中靠近第二表面的一侧形成节点接触结构，节点接触结构与有源区一一对应连接。

在其中一个实施例中，形成电容结构，包括：于第二表面形成若干阵列排布的电容结构，电容结构包括下电极、上电极和位于下电极和上电极之间的电容介质层，其中，所示下电极与节点接触结构电连接。

在其中一个实施例中，通过离子注入或者外延掺杂形式于有源区中形成漏极端、源极端和沟道区。

在其中一个实施例中，衬底包括绝缘体上硅衬底。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。

图1为本申请一实施例中半导体结构的制备方法的流程框图；

图2为本申请一实施例中衬底的截面结构示意图；

图3a为本申请一实施例中于衬底中形成有源区和隔离结构后的半导体结构的截面结构示意图；

图3b为沿图3a中aa’方向截取得到的截面结构示意图；

图4为本申请一实施例中形成第一图案化掩膜层后半导体结构的截面结构示意图；

图5为本申请一实施例中形成字线沟槽后的半导体结构的截面结构示意图；

图6为本申请一实施例中形成字线导电层后的半导体结构的截面结构示意图；

图7为本申请一实施例中形成字线介质层后的半导体结构的截面结构示意图；

图8为本申请一实施例中形成埋入式字线结构后的半导体结构的俯视图；

图9为本申请一实施例中形成金属硅化物后半导体结构的截面结构示意图；

图10a为本申请一实施例中形成位线导电材料层后沿aa’方向截取得到的截面结构示意图；

图10b为本申请一实施例中形成位线导电材料层后沿bb’方向截取得到的截面结构示意图；

图11a为本申请一实施例中形成位线结构后半导体结构的俯视图；

图11b为沿图11a中的aa’方向截取得到的截面结构示意图；

图11c为沿图11a中的bb’方向截取得到的截面结构示意图；

图12为本申请一实施例中形成位线介质层后半导体结构的截面结构示意图；

图13a为本申请一实施例中形成绝缘材料层和金属互连层后半导体结构沿aa’方向截取得到的截面结构示意图；

图13b为本申请一实施例中形成绝缘材料层和金属互连层后半导体结构沿bb’方向截取得到的截面结构示意图；

图14为本申请一实施例中将半导体结构键合至支撑基板后的截面结构示意图；

图15为本申请一实施例中对衬底第二表面进行减薄后的半导体结构的截面结构示意图；

图16为本申请一实施例中形成节点接触结构后半导体结构的截面结构示意图；

图17为本申请一实施例中形成电容结构后半导体结构的截面结构示意图。

图18为本申请一实施例中半导体结构的截面结构示意图。

附图标号说明：

10、衬底；11、第一表面；12、第二表面；20、有源区；21、源极端；211、金属硅化物；22、沟道区；23、漏极端；30、隔离结构；41、第一图案化掩膜层；42、字线沟槽；50、埋入式字线结构；51、栅氧化层；52、字线导电层；53、字线介质层；60、位线结构；61、位线导电材料层；611、金属层；612、金属阻挡层；62、位线介质层；71、绝缘材料层；72、金属互连层；73、支撑基板；80、节点接触结构；90、电容结构；91、下电极；92、电容介质层；93、上电极。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。

在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

随着制程工艺的不断发展，DRAM的尺寸越来越小，DRAM的工艺节点来到10nm及以下，DRAM器件单位面积的能量密度大幅增高，对器件性能造成不良影响。如何在延续DRAM微缩趋势的同时确保器件性能满足要求，是亟需解决的问题。为了解决上述问题，本申请公开了一种半导体结构及其制备方法。

如图1所示，本申请的一个实施例公开了一种半导体结构的制备方法，包括：

S10：提供衬底，衬底包括阵列排布的有源区和隔开有源区的隔离结构，衬底具有相对的第一表面和第二表面；

S20：形成埋入式字线结构，埋入式字线结构位于衬底中靠近第一表面的一侧，且嵌入有源区；

S30：形成位线结构，位线结构位于衬底的第一表面，与有源区电连接；

S40：形成电容结构，电容结构位于衬底的第二表面，与有源区一一对应连接。

上述半导体结构的制备方法，通过在靠近衬底第一表面的一侧形成字线结构、位线结构和有源区，在靠近衬底第二表面的一侧形成电容结构，使得晶体管结构和电容结构共用同一平面区域，降低了单个DRAM结构的单元面积，提高了存储密度；同时，由于晶体管结构和电容结构位于衬底相对的两侧，无需相互挤占对方的空间，因此器件尺寸无需进行微缩，从而可以保证器件性能不受影响。此外，通过将埋入式字线结构嵌入至有源区，可以增强栅极控制能力，提高工作电流。

在步骤S10中，衬底10可以包括但不限于硅衬底或绝缘体上硅衬底(Silicon-on-insulator，SOI)。示例地，如图2所示，本实施以绝缘体上硅衬底为例进行说明，绝缘体上硅衬底包括顶层硅、背衬底以及顶层硅和背衬底之间的埋入式氧化层。在衬底10中内形成阵列排布的有源区20以及隔开有源区20的隔离结构30，如图3a和图3b所示。示例地，隔离结构30可以是浅沟槽隔离结构30(shallow trench isolation，STI)，形成浅沟槽隔离结构30的材料可以包括氧化硅层。浅沟槽隔离结构30在衬底10中限定出多个有源区20(activearea，AA)，多个有源区20可以呈错位阵列排布。

衬底10的俯视图如图3a所示，有源区20可以彼此平行设置，一个有源区20的中心可以邻近于其相邻的另一有源区20的端部分。衬底10沿aa’方向的截面结构示意图如图3b所示，每个有源区20包括沿竖直方向排布的源极端21、漏极端23和位于源极端21和漏极端23之间的沟道区22。其中，源极端21暴露于衬底10的第一表面11。

在一些实施例中，有源区可以为PNP型叠层结构，源极端21和漏极端23为P型掺杂，沟道区22为N型掺杂。可选地，在一些其他实施例中，有源区为NPN型叠层结构，源极端21和漏极端23为N型掺杂，沟道区22为P型掺杂。作为示例，可以采用离子注入或者外延掺杂形式于有源区20中形成漏极端23、源极端21和沟道区22。

在步骤S20中，如图4至图7所示，形成埋入式字线结构50的步骤包括：

S21：于第一表面11形成第一图案化掩膜层41，如图4所示。

S22：基于第一图案化掩膜层41于衬底10中形成字线沟槽42，字线沟槽42沿第一方向延伸，如图5所示。

S23：于字线沟槽42中形成埋入式字线结构50，如图6和图7所示。

其中，第一图案化掩膜层41中的图案用于定义字线结构的尺寸和位置。示例地，第一方向为图3a中所示的bb’方向。字线沟槽42与衬底10中的有源区20相交，字线沟槽42的底部延伸至沟道区22。示例地，字线沟槽42的底部与沟道区22的底部齐平。

可选地，在一些实施例中，可以采用自对准双重图案工艺(self-aligned doublepatterning，SADP)或自对准四重图案工艺(Self-Aligned Quadruple Patterning，SAQP)于衬底10中形成字线沟槽42。

在步骤S23中，于字线沟槽42中形成埋入式字线结构50的步骤包括：

S231：形成栅氧化层51，栅氧化层51覆盖字线沟槽42的底部和侧壁；

S232：形成字线导电层52，字线导电层52填满字线沟槽42，且覆盖第一表面11；

S233：去除第一表面11上的字线导电层52；

S234：降低字线沟槽42中的字线导电层52的厚度；

S235：于字线导电层52的上表面形成字线介质层53。

在步骤S231中，栅氧化层51可以包括但不限于高介电常数材料层，例如氧化硅层或氮氧化硅层。示例地，可以采用化学气相沉积工艺、原子层沉积工艺、等离子蒸汽沉积工艺、原位水气生成工艺(In-Situ Steam Generation，ISSG)或快速热氧化工艺(RapidThermal Oxidation，RTO)于字线沟槽42的底部和侧壁形成氧化硅层，以作为栅氧化层51。

在形成栅氧化层51的过程中，容易在衬底10的第一表面11也形成氧化硅层，覆盖住有源区20的顶部，对器件的导电性造成影响。因此，可以采用化学机械研磨工艺(CMP)或刻蚀工艺去除第一表面11的氧化硅层，以暴露出有源区20的顶部。

在步骤S232中，示例地，字线导电层52可以是电阻率较小的金属层611，例如例如Ge(锗)、W(钨)、Cu(铜)或Au(金)。作为示例，可以采用沉积工艺在字线沟槽42中沉积金属材料以形成字线导电层52，字线导电层52填满字线沟槽42并覆盖第一表面11。

在步骤S233和步骤S234中，可以采用等离子体刻蚀工艺去除第一表面11上的字线导电层52，并降低字线沟槽42中的字线导电层52的厚度，如图6所示。可选地，在一些实施例中，降低字线导电层52的厚度之后，可以采用湿法刻蚀工艺去除部分栅氧化层51，使得栅氧化层51的顶部低于第一表面11并高于字线导电层52的上表面。

可选地，在一些实施例中，可以采用各向异性等离子体刻蚀工艺沿水平方向刻蚀暴露出来的栅氧化层51，降低栅氧化层51的高度，使得栅氧化层51的顶部与字线导电层52的上表面齐平。通过利用各向异性等离子体刻蚀工艺对栅氧化层51进行刻蚀，可以将刻蚀方向主要集中在水平方向上，最大程度地降低在竖直方向上对栅氧化层51的刻蚀，使得栅氧化层51经过刻蚀之后与字线导电层52的上表面齐平。

在步骤S235中，字线介质层53例如可以是氮化硅层。可以采用原子层沉积工艺或化学气象沉积工艺形成字线介质层53，以覆盖字线导电层52和栅氧化层51。示例地，字线介质层53的上表面与第一表面11齐平，如图7所示。形成埋入式字线结构50后，所得结构的俯视图如图8所示。

上述半导体结构的制备方法，通过在降低栅氧化层51的高度，可以确保字线介质层53同时覆盖字线导电层52和栅氧化层51，避免栅氧化层51暴露于第一表面11而被其他刻蚀工艺破坏，对埋入式字线结构50形成良好的保护作用。

在步骤S30中，于衬底10的第一表面11形成位线结构60，位线结构60与有源区20电连接。示例地，如图9至图11c所示，形成位线结构60的步骤包括：

S31:形成位线导电材料层61，位线导电材料层61覆盖第一表面11和埋入式字线结构50，如图10a和图10b所示。

可选地，在一些实施例中，如图9所示，在形成位线导电材料层61之前，还可以在有源区20的顶部形成金属硅化物211。示例地，在源极端21形成第一厚度的金属硅化物211，以减小源极端21与位线结构60之间的电阻，提高导通电流。

图10a为沿aa’方向截取到的截面结构示意图，图10b为沿bb’方向截取到的截面结构示意图。结合图10a和图10b可知，位线导电材料层61覆盖第一表面11和埋入式字线结构50，与源极端21中的金属硅化物211连接。示例地，位线导电材料层61包括金属层611和金属阻挡层612，金属阻挡层612位于金属层611和第一表面11之间。金属层611例如可以是钨层，金属阻挡层612例如可以是钛层或氮化钛层。金属阻挡层612可以防止金属层611和硅之间发生相互渗透。

S32：于位线导电材料层61的上表面形成第二图案化掩膜层。

第二图案化掩膜层包括若干沿第二方向延伸的条状结构，条状结构间隔排布，相邻的条状结构之间暴露出位线导电材料层61的上表面。

S33：基于第二图案化掩膜层刻蚀位线导电材料层61，直至暴露出第一表面11，以形成位线结构60，位线结构60沿第二方向延伸，如图11a、11b和图11c所示。

其中，图11a为形成位线结构60后半导体结构的俯视图。图11b为沿aa’方向截取到的截面结构示意图，图11c为沿bb’方向截取到的截面结构示意图。结合图11a至图11c可知，位线结构60间隔排布于第一表面11上，沿第二方向延伸，与有源区20中的源极端21电连接。

在一些实施例中，形成位线结构60之后，还包括：

S34：形成位线介质层62，位线介质层62填满位线结构60之间的间隙，位线介质层62的顶面与位线结构60的顶面齐平，如图12所示。

示例地，位线介质层62可以包括但不限于氮化硅层、碳层、氧化硅层或氮氧化硅层。作为示例，可以先采用原子层沉积工艺或化学气象沉积工艺于位线结构60之间的间隙中形成氮化硅层，氮化硅层填满位线结构60之间的间隙并覆盖位线结构60的上表面；然后采用化学机械研磨工艺对氮化硅层进行刻蚀，直至暴露出位线结构60的顶面，从而形成与位线结构60的顶面相齐平的位线介质层62。

在一些实施例中，如图13a至图15所示，形成位线介质层62之后，还包括：

S35：形成绝缘材料层71，绝缘材料层71覆盖位线结构60和位线介质层62的表面。

S36：于绝缘材料层71表面形成金属互连层72，如图13a和图13b所示。

示例地，绝缘材料层71可以是氮化硅层，金属互连层72可以是铜层。图13a为沿aa’方向截取到的截面结构示意图，图13b为沿bb’方向截取到的截面结构示意图。结合图13a和图13b可知，绝缘材料层71覆盖位线结构60和位线介质层62的上表面，金属互连层72覆盖绝缘材料层71的上表面。其中，绝缘材料层71和位线介质层62共同将位线结构60包覆，对位线结构60形成保护作用，同时防止位线结构60与金属互连层72之间发生电连接。

S37：将所得结构键合至支撑基板73，其中，金属互连层72远离衬底10的表面为键合面，如图14所示。

通过将所得结构键合至支撑基板73，可以将所得结构固定在支撑基板73上，便于进行后续的减薄工艺和电容制备工艺。

S38：对衬底10的第二表面12进行减薄，如图15所示。

示例地，可以采用化学机械研磨工艺对第二表面12进行研磨，直至暴露出绝缘体上硅衬底中的埋入式氧化层，以便于在后续工艺中于埋入式氧化层中制备节点接触结构80。

可选地，在一些实施例中，当衬底10为硅衬底时，则无需对衬底10的第二表面12进行减薄，可以直接在第二表面12上形成与有源区一一对应连接的电容结构90。

在步骤S40中，于衬底10的第二表面12形成电容结构90，电容结构90与有源区20一一对应连接如图17所示。

在一些实施例中，形成电容结构90之前，还包括：于衬底10中靠近第二表面12的一侧形成节点接触结构80，节点接触结构80与有源区20一一对应连接，如图16所示。其中，节点接触结构80贯穿绝缘体上硅衬底中的埋入式氧化层。节点接触结构80的一端与有源区20中的漏极端23电连接，另一端暴露于第二表面12。示例地，节点接触结构80可以包括但不限于钨层。

示例地，形成电容结构90的步骤包括：

S41：于第二表面12形成若干阵列排布的电容结构90，电容结构90包括下电极91、上电极93和位于下电极91和上电极93之间的电容介质层92，其中，所示下电极91与节点接触结构80电连接。

如图17所示，电容结构90通过节点接触结构80与有源区20的漏极端23电连接，电容结构90与有源区20一一对应连接。

上述半导体结构的制备方法，通过在靠近衬底第一表面的一侧形成字线结构、位线结构和有源区，在靠近衬底第二表面的一侧形成电容结构，使得晶体管结构和电容结构共用同一平面区域，降低了单个DRAM单元的面积；同时，由于晶体管结构和电容结构无需相互挤占对方的空间，因此器件尺寸无需进行微缩，从而可以保证器件性能不受影响。此外，通过将埋入式字线结构嵌入至有源区，可以增强栅极控制能力，提高工作电流。

作为示例，通过采用上述实施例中的半导体结构的制备方法，可以制备得到单元面积为4F

本申请的另一方面还公开了一种半导体结构，如图18所示，半导体结构包括：衬底10，包括阵列排布的有源区20和隔开有源区20的隔离结构30；衬底10具有相对的第一表面11和第二表面12；埋入式字线结构50，位于衬底10中靠近第一表面11的一侧，嵌入有源区20；位线结构60，位于衬底10的第一表面11，与有源区20电连接；电容结构90，位于衬底10的第二表面12，与有源区20一一对应连接。

在上述半导体结构中，埋入式字线结构50、位线结构60和有源区20位于衬底10靠近第一表面11的一侧，电容结构90位于衬底10靠近第二表面12的一侧，晶体管结构和电容结构90共用同一区域，降低了单个DRAM单元占用的面积，提高了存储密度；同时，由于晶体管结构和电容结构90无需相互挤占对方的空间，因此器件尺寸无需进行微缩，从而可以保证器件性能不受影响。此外，由于埋入式字线结构50嵌入至有源区20内部，可以增强栅极控制能力，提高工作电流。

示例地，衬底10可以包括但不限于硅衬底或绝缘体上硅衬底(Silicon-on-insulator，SOI)。隔离结构30可以是浅沟槽隔离结构30(shallow trench isolation，STI)，形成浅沟槽隔离结构30的材料可以包括氧化硅层。浅沟槽隔离结构30在衬底10中限定出多个有源区20(active area，AA)。衬底10的俯视图如图3a所示，多个有源区20可以呈错位阵列排布，有源区20彼此平行设置，一个有源区20的中心可以邻近于其相邻的另一有源区20的端部分。

每个有源区20包括沿竖直方向排布的源极端21、漏极端23和位于源极端21和漏极端23之间的沟道区22。沟道区22垂直于第一表面11或者第二表面12，源极端21与漏极端23不在同一平面上。示例地，源极端21暴露于衬底10的第一表面11，与位线结构60电连接；漏极端23位于衬底10中背离第一表面11的一侧，与电容结构90电连接。示例地，有源区可以为PNP型叠层结构，其中，源极端21和漏极端23为P型掺杂，沟道区22为N型掺杂。可选地，在一些其他实施例中，有源区为NPN型叠层结构，其中，源极端21和漏极端23为N型掺杂，沟道区22为P型掺杂。

位线结构60位于衬底10的第一表面11，示例地，位线结构60可以包括金属层611和金属阻挡层612，金属阻挡层612位于金属层611和第一表面11之间。金属层611例如可以是钨层，金属阻挡层612例如可以是钛层或氮化钛层。金属阻挡层612可以防止金属层611和硅之间发生相互渗透。如图18所示，相邻位线结构60之间还设置有位线介质层62，以将各个位线结构60完全隔开，示例地，位线介质层62可以包括但不限于氮化硅层、碳层、氧化硅层或氮氧化硅层。

在一些实施例中，如图18所示，埋入式字线结构50中远离第一表面11的一侧具有字线导电层52，字线导电层52嵌入至有源区20中的沟道区22；埋入式字线结构50还包括栅氧化层51，位于字线导电层52和有源区20之间。

示例地，栅氧化层51可以包括但不限于高介电常数材料层，例如氧化硅层或氮氧化硅层。字线导电层52可以是电阻率较小的金属层611，例如例如Ge(锗)、W(钨)、Cu(铜)或Au(金)。

其中，字线导电层52嵌入至有源区20，并延伸至沟道区22，可以在有源区20中形成两个电流通道，如图18所示，两个电流通道分别位于埋入式字线结构50的两侧，提高了晶体管的导通电流和栅极控制能力。

在一些实施例中，请继续参考图18，埋入式字线结构50靠近第一表面11的一侧具有字线介质层53，位于衬底10中，字线介质层53靠近第一表面11的表面与第一表面11齐平，并且暴露于衬底10的第一表面11。

字线介质层53将字线导电层52和栅氧化层51覆盖在衬底10内部，可以对字线导电层52和栅氧化层51形成良好的保护作用，提高器件稳定性。

在一些实施例中，如图18所示，半导体结构还包括节点接触结构80，位于衬底10中靠近第二表面12的一侧，节点接触结构80靠近第二表面12的表面与第二表面12平齐，并且暴露于衬底10的第二表面12；电容结构90通过节点接触结构80与有源区20的漏极端23电连接。

示例地，形成节点接触结构80的材料可以包括但不限于钨层。节点接触结构80贯穿绝缘体上硅衬底中的埋入式氧化层，节点接触结构80的一端与有源区20中的漏极端23电连接，另一端暴露于第二表面12，与电容结构90电连接。

示例地，电容结构90包括下电极91、上电极93和位于下电极91和上电极93之间的电容介质层92，下电极91与节点接触结构80电连接。电容结构90通过节点接触结构80与有源区20的漏极端23电连接。

本申请的一个实施例还公开了一种半导体器件，包括上述任一实施例中的半导体结构。示例地，上述半导体器件可以为DRAM器件，DRAM器件的单元面积为4F

应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段。这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。