一种LED外延结构及其制备方法

技术领域

本发明属于LED外延设计的技术领域，具体地涉及一种LED外延结构及其制备方法。

背景技术

LED(Light Emitting Diode，发光二极管)具有节能、环保、寿命长等优点，是继白炽灯和日光灯之后的第三代电照明光源。现有的GaN基LED外延片包括衬底、以及依次层叠在衬底上的低温缓冲层、三维成核层、未掺杂GaN层、N型GaN层、多量子阱层、电子阻挡层和P型GaN层，其中，多量子阱层包括交替生长的InGaN阱层和GaN垒层，电子阻挡层（EBL）为P型AlGaN层。

由于电子的迁移速率远大于空穴的迁移速率，即使有EBL结构的存在，也使得有效电子空穴复合大部分发生在多量子阱的最后几个量子阱中，从而使得有效的辐射复合发光面积较小，进而影响发光效率，目前主流的P型掺杂为Mg掺杂，由于Mg掺杂为深能级掺杂，导致Mg掺杂电离能较高(约为250meV)，从而大大限制了P型GaN中空穴的浓度，进而影响辐射复合效率。

综上，现有技术中存在着有效电子空穴复合大部分发生在多量子阱的最后几个量子阱中，使得有效的辐射复合发光面积较小，影响发光效率，同时Mg掺杂电离能较高，限制了P型GaN中空穴的浓度，进而影响辐射复合效率的技术问题。

发明内容

为了解决上述技术问题，本发明提供了一种LED外延结构及其制备方法，用于解决现有技术中有效电子空穴复合大部分发生在多量子阱的最后几个量子阱中，使得有效的辐射复合发光面积较小，影响发光效率，同时Mg掺杂电离能较高，限制了P型GaN中空穴的浓度，进而影响辐射复合效率的技术问题。

第一方面，本发明实施例提供以下技术方案，一种LED外延结构，包括：

依次层叠的衬底、第一半导体层、多量子阱层以及第二半导体层，所述多量子阱层包括M个周期性交替排布的量子阱层以及复合量子垒层；

其中，所述量子阱层为In

第二方面，本发明实施例还提供以下技术方案，一种LED外延结构的制备方法，包括以下步骤：

提供一衬底；

在所述衬底上沉积第一半导体层；

在所述第一半导体层上交替沉积M个周期的量子阱层和复合量子垒层，以形成多量子阱层；

在最后一个周期的所述复合量子垒层上沉积第二半导体层；

其中，在所述量子阱层上依次沉积第一子层、第二子层、第三子层以及第四子层以形成所述复合量子垒层，所述量子阱层为In

相比现有技术，本申请的有益效果为：本发明的第二子层采用掺Be的Al

较佳的，所述量子阱层和所述复合量子垒层交替排布的周期M取值范围为：8≤M≤10。

较佳的，在所述Al

较佳的，在所述Al

较佳的，所述Al

较佳的，在所述In

较佳的，所述第一半导体层包括依次层叠在所述衬底上的缓冲层、三维成核层、第二未掺杂GaN层以及N型GaN层，所述缓冲层为AlN缓冲层、GaN缓冲层或AlGaN缓冲层中的任意一种或多种；

所述多量子阱层层叠于所述N型GaN层上；

所述第二半导体层包括依次层叠于所述多量子阱层上的P型AlGaN电子阻挡层以及P型GaN层。

较佳的，所述第二子层的生长温度高于所述第一子层、所述第三子层以及所述第四子层的生长温度。

较佳的，在所述衬底上依次沉积缓冲层、三维成核层、第二未掺杂GaN层以及N型GaN层，以形成所述第一半导体层，所述缓冲层为AlN缓冲层、GaN缓冲层或AlGaN缓冲层中的任意一种或多种；

在最后一个周期的所述复合量子垒层上依次沉积P型AlGaN电子阻挡层和P型GaN层，以形成所述第二半导体层。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的LED外延结构的结构图；

图2为本发明实施例提供的LED外延结构的制备方法的流程图；

图3为本发明提供的实施例一、对照组以及空白组的芯片亮度均值分布图。

附图标记说明：

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明的实施例，而不能理解为对本发明的限制。

在本发明实施例的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明实施例的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明实施例中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明实施例中的具体含义。

实施例一

如图1所示，本发明第一实施例提供了一种LED外延结构，包括：

依次层叠的衬底1、第一半导体层、多量子阱层6以及第二半导体层，所述多量子阱层包括M个周期性交替排布的量子阱层61以及复合量子垒层62；

其中，所述量子阱层61为In

值得说明的是，本实施例中的复合量子垒层62与传统量子垒层不一致，本实施例中的复合量子垒层62具体包括第一子层、第二子层、第三子层以及第四子层，同时本申请中的第二子层为掺杂Be的Al

其中，第一子层为In组分较低的Al

第三子层采用Al组分较高的Al

第四子层采用第一未掺杂GaN层624，可以有效的改善掺杂Be的Al

在本实施例中，所述量子阱层61和所述复合量子垒层62交替排布的周期M取值范围为：8≤M≤10，具体的M为8，即所述量子阱层61和所述复合量子垒层62交替生长8次制得多量子阱层6，由于量子阱层用来局限电子和空穴在多量子阱复合发光，当M小于8时，LED的发光亮度会远小于M大于或等于8的情况，因而为了保证LED的发光亮度， M为8。

在本实施例中，在所述Al

值得说明的是，第三子层中Al组分大于第一子层中Al组分，具体的，所述Al

本实施例中，复合量子垒层62包括Al组分较高的Al

在本实施例中，在所述Al

在本实施例中，所述Al

在本实施例中，在In

在本实施例中，所述第一半导体层包括依次层叠在所述衬底1上的缓冲层2、三维成核层3、第二未掺杂GaN层4以及N型GaN层5，所述缓冲层2为AlN缓冲层、GaN缓冲层或AlGaN缓冲层中的任意一种或多种；

所述多量子阱层6层叠于所述N型GaN层5上；

所述第二半导体层包括依次层叠于所述多量子阱层6上的P型AlGaN电子阻挡层7以及P型GaN层8。

为了方便后续的光电测试，在本申请中引入空白组以及对照组。

空白组提供了LED外延结构，其结构与实施例一提供的LED外延结构相同，但区别如下：空白组中的量子垒层不掺杂；

对照组提供了LED外延结构，其结构与实施例一提供的LED外延结构相同，但区别如下：对照组中的量子垒层中掺杂了Mg；

将上述实施例一、空白组以及对照组中的LED外延结构制备为10×24mil尺寸的芯片，并对上述芯片进行光电测试，测试结果如图3所示。

由图3可知，实施例一中提供的LED外延结构相较空白组提供的LED外延结构，亮度提升了2.63%；实施例一中提供的LED外延结构相较对照组提供的LED外延结构，亮度提升了1.56%。

实施例二

本发明第二实施例提供了一种LED外延结构，实施例二提供的LED外延结构与实施例一相同，但区别如下：所述量子阱层61和所述复合量子垒层62交替排布的周期M取值范围为：8≤M≤10，具体的M为9，即所述量子阱层61和所述复合量子垒层62交替生长9次制得多量子阱层6；

所述量子阱层61和所述复合量子垒层62的周期越大，电子和空穴越容易被俘获，但InGaN结晶质量比GaN差，因为InN的平衡蒸汽压是所有Ⅲ-Ⅵ里面最高，为保证N的平衡蒸汽压，需要较高的温度裂解NH

实施例三

本发明第三实施例提供了一种LED外延结构，实施例三提供的LED外延结构与实施例一相同，但区别如下：所述量子阱层61和所述复合量子垒层62交替排布的周期M取值范围为：8≤M≤10，具体的M为10，即所述量子阱层61和所述复合量子垒层62交替生长10次制得多量子阱层6。

当M越大时，电子和空穴越容易被俘获，但是InGaN结晶质量比GaN差，因为InN的平衡蒸汽压是所有Ⅲ-Ⅵ里面最高，为保证N的平衡蒸汽压，需要较高的温度裂解NH

实施例四

如图2所示，本发明第四实施例提供了一种LED外延结构的制备方法，包括以下步骤：

S01、提供一衬底1；

在本实施例中，所选衬底1包括但不限于蓝宝石衬底、硅衬底、碳化硅衬底、氮化铝衬底、氮化镓衬底、以及如二氧化硅与蓝宝石所组成的复合式衬底，具体的，本实施例采用蓝宝石作为外延层生长衬底，其可在衬底1上制作周期性变化的结构形成图形化衬底基板，也可使用SiO

值得说明的是，本发明实施例通过金属有机化学气相沉积（MOCVD）设备在衬底上生长出LED外延结构，具体的，采用高纯氨气（NH

在所述衬底1上依次沉积第一半导体层，其中所述第一半导体层包括：在所述衬底上依次沉积的缓冲层2、三维成核层3、第二未掺杂GaN层4以及N型GaN层5，所述第一半导体层的沉积过程如下：

S02、在所述衬底1上用PVD沉积缓冲层2；

在本实施例中，缓冲层可选的为AlN缓冲层、GaN缓冲层、或AlGaN缓冲层中的任意一种或多种，具体的，本实施例中具体为AlN缓冲层与GaN缓冲层的结合，AlN缓冲层采用PVD（物理气相沉积）制备，其沉积工艺为：在N

在AlN缓冲层沉积完毕后，需在AlN缓冲层上沉积GaN缓冲层，其具体沉积工艺为：将反应室的温度控制为760℃~900℃，压力控制为100 torr ~200torr，石墨基座转速控制为800~1000r/min，通入流量为50slm~100slm的NH

S03、在所述缓冲层2上沉积三维成核层3；

在本实施例中，三维成核层3的具体沉积工艺为：将反应室温度升高至1030℃~1080℃，压力控制为100torr ~200torr，石墨基座转速控制为500~1000r/min，通入流量为20slm~50slm的NH

S04、在所述三维成核层3上沉积第二未掺杂GaN层4；

在本实施例中，第二未掺杂GaN层4的具体沉积工艺为：将反应室温度升高至1100℃~1150℃，压力控制为100 torr ~500torr，石墨基座转速控制为500~1000 r/min，通入流量为120slm~160slm的NH

S05、在所述第二未掺杂GaN层4上沉积N型GaN层5；

在本实施例中，N型GaN层由N型掺杂(Si掺杂)的GaN层生长制得，N型掺杂的GaN层的Si的掺杂浓度在2E19atoms/cm

值得一提的是，其中N型GaN层5是作为提供电子的主要外延层，所以会在生长N型GaN层5时通入SiH

在上述步骤S02-步骤S05中，在所述衬底1上依次沉积缓冲层2、三维成核层3、第二未掺杂GaN层4以及N型GaN层5，以形成所述第一半导体层。

S06、在所述N型GaN层5上沉积多量子阱层6，所述多量子阱层6包括M个周期性交替排布的量子阱层61以及复合量子垒层62，所述复合量子垒层62包括依次层叠的第一子层、第二子层、第三子层以及第四子层，所述第一子层为Al

其中，沿所述N型GaN层到所述P型GaN层的方向，所述Al

在本实施例中，量子阱层61以及复合量子垒层62交替生长8~10次，以制备出多量子阱层6，其中，生长量子阱层61的反应室生长温度为750℃~810℃，压力为150torr ~300torr，石墨基座转速为400~700r/min，通入流量为150slm~200slm的NH

在本实施例中，生长一个复合量子垒层62的具体工艺为：

第一子层的生长：将反应室的生长温度升高到850℃~880℃之间，压力为150torr-250torr，承载所述衬底1的石墨基座转速为500-800r /min，将TEGa的流量增加到800sccm-1200sccm，并将TMIn的流量降低到500sccm -1000sccm，通入流量为5sccm-10sccm的TMAl作为Al（铝）源，制备Al

第一子层为In组分较低的Al

第二子层的生长：保持反应室压力、转速、TEGa和TMAl流量不变，将生长温度升高到870℃~900℃之间，关闭TMIn的流量，同时通入流量为600-1200sccm的Be（铍）源，制备掺Be的Al

第二子层为掺杂Be的Al

第三子层的生长：保持反应室压力、转速和TEGa流量不变，将生长温度降低到850℃~880℃之间，停止通入Be（铍）源，同时将TMAl流量增加到10-20sccm，制备Al

第三子层采用Al组分较高的Al

第四子层的生长：保持反应室压力、转速、温度和TEGa流量不变，停止TMAl，制备第一未掺杂GaN层624（第四子层），厚度控制在2nm~6nm，值得说明的是，第四子层的生长厚度优选为4nm；

第四子层采用第一未掺杂GaN层624，可以有效的改善掺杂Be的Al

其中，所沉积的一个周期的量子阱层61与复合量子垒层62的沉积总厚度为18nm，其中量子阱层61的厚度为3nm，复合量子垒层62的厚度为15nm。

在最后一个周期的所述复合量子垒层62上沉积第二半导体层，所述第二半导体层包括：在最后一个周期的所述复合量子垒层上依次沉积的P型AlGaN电子阻挡层7和P型GaN层8，所述第二半导体层的沉积过程如下：

S07、在所述多量子阱层6上沉积P型AlGaN电子阻挡层7；

在本实施例中，P型AlGaN电子阻挡层7包括依次层叠的低温P型层和P型电子阻挡层；

在多量子阱层6上沉积低温P型层的具体沉积工艺为：将反应室温度控制为700℃~800℃，压力控制为100torr~400torr，承载衬底1的石墨盘转速控制为1000~1300r/min，通入流量为100slm~150slm的NH

在低温P型层上沉积P型电子阻挡层的具体沉积工艺为：将反应室温度控制为900℃~1000℃，压力控制为50~300torr，承载衬底1的石墨盘转速控制为800~1100r/min，通入流量为100slm~150slm的NH

S08、在所述P型AlGaN电子阻挡层7上沉积P型GaN层8；

在本实施例中，P型GaN层8包括依次层叠的高温P型层和P型接触层；

在P型AlGaN电子阻挡层7上沉积高温P型层的具体沉积工艺为：将反应室温度控制为900~1050℃，压力控制为100torr ~600torr，承载衬底1的石墨盘转速控制为800~1100r/min，通入流量为100~150slm的NH

在高温P型层上沉积P型接触层的具体沉积工艺为：将反应室温度控制为700℃~900℃，压力控制为100torr~400torr，承载衬底1的石墨盘转速控制为800~1100r/min，通入流量为100slm~150slm的NH

其中CL

在上述步骤S07-S08中，在最后一个周期的所述复合量子垒层62上依次沉积P型AlGaN电子阻挡层7和P型GaN层8，以形成所述第二半导体层。

综上，本发明通过将量子垒层由现有的GaN量子垒层转变成依次层叠的Al

其中，第一子层为In组分较低的Al

第二子层采用掺杂Be的Al

第三子层采用Al组分较高的Al

第四子层采用第一未掺杂GaN层624，可以有效的改善掺杂Be的Al

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。