半导体装置

本申请案基于且主张2021年1月27日申请的第2021-011087号先前日本专利申请案的优先权益，所述申请案的全部内容以引用的方式并入本文中。

技术领域

本发明的实施例涉及一种半导体装置。

背景技术

例如NAND快闪存储器的半导体装置具有其中在一些情况下出于按比例缩小的目的而将存储器单元阵列设置在CMOS(互补金属氧化物半导体)电路上方的结构。在此类情况下，存储器单元阵列的源极线经布置在存储器单元阵列与CMOS电路之间。

然而，在切割工艺中存在存储器芯片的端部分处的膜剥离穿过源极线与存储器单元阵列之间传播到存储器芯片的内部的风险。

发明内容

一种根据本实施例的半导体装置包括半导体衬底。第一绝缘层经设置在所述半导体衬底上。第一导电膜经设置在所述第一绝缘层上。第一堆叠结构经设置在所述第一导电膜上且包含交替地堆叠的多个第一电极膜及多个第二绝缘层。半导体部件在所述第一堆叠结构中沿所述第一电极膜的堆叠方向延伸。电荷累积部件经设置在所述第一电极膜中的一者与所述半导体部件之间。导电部件沿着所述第一堆叠结构的外边缘围绕所述第一堆叠结构设置且电连接到所述半导体衬底。第二堆叠结构至少部分地围绕所述导电部件设置且包含交替地堆叠在所述第一导电膜上的所述第二绝缘层及多个第三绝缘层。所述第一导电膜包括：主体部分，其经布置在所述第一堆叠结构下方；外围部分，其远离所述主体部分设置在所述主体部分的外围处；及狭缝部分，其经设置在所述外围部分中的所述导电部件与所述第二堆叠结构之间的所述第一导电膜中。

根据所述实施例，可抑制半导体芯片的膜剥离从所述外围部分的传播。

附图说明

图1A是说明根据第一实施例的半导体装置的实例的示意性透视图；

图1B是说明堆叠主体的示意性平面视图；

图2A及2B是说明呈三维结构的存储器单元的实例的示意性截面视图；

图3是说明根据第一实施例的半导体装置的实例的示意性平面视图；

图4是说明导电层及半导体部分的配置实例的平面视图；

图5是说明晶片制造工艺中的导电层及半导体部分的布局实例的平面视图；

图6是说明图5中的框架中的配置实例的放大视图；

图7是说明图6中的框架中的配置实例的放大视图；

图8是沿着图7中的线8-8的截面视图；

图9A是说明根据第二实施例的半导体装置的配置实例的截面视图；

图9B是说明根据第二实施例的修改的半导体装置的配置实例的截面视图；

图10A是说明根据第三实施例的半导体装置的配置实例的截面视图；

图10B是说明根据第三实施例的修改的半导体装置的配置实例的截面视图；

图11是说明根据第四实施例的半导体装置的配置实例的截面视图；及

图12是说明根据第五实施例的半导体装置的配置实例的截面视图。

具体实施方式

现在将参考附图解释实施例。本发明不限于所述实施例。在所述实施例中，“向上方向”或“向下方向”是指当垂直于其上设置半导体元件的半导体衬底的表面的方向被假设为“向上方向”时的相对方向。因此，术语“向上方向”或“向下方向”有时与基于重力加速度方向的向上方向或向下方向不同。在本说明书及附图中，与前述附图中所描述的元件相同的元件由类似参考符号来表示且适当时省略其详细解释。

(第一实施例)

图1A是说明根据第一实施例的半导体装置(例如，半导体存储装置100a)的实例的示意性透视图。图1B是说明图1A中的堆叠主体2的示意性平面视图。在本说明书中，堆叠主体2的堆叠方向是Z方向。与Z方向相交，例如正交的一个方向是Y方向。与Z及Y方向相交，例如正交的一个方向是X方向。图2A及2B是说明呈三维结构的存储器单元的实例的示意性截面视图。图3是说明根据第一实施例的半导体装置的实例的示意性平面视图。

如图1A到3中所说明，根据第一实施例的半导体存储装置100a是具有呈三维结构的存储器单元的非易失性存储器。

半导体存储装置100a包含基底部分1、堆叠主体2、深狭缝ST(板状部分3)、浅狭缝SHE(板状部分4)及多个柱状部分CL。

基底部分1包含衬底10、层间电介质膜11、导电层12及半导体部分13。作为第一绝缘层的层间电介质膜11经设置在衬底10上。导电层12经设置在层间电介质膜11上。半导体部分13经设置在导电层12上。

衬底10是半导体衬底，例如硅衬底。硅(Si)的导电类型是例如p型。例如，元件隔离区10i经设置在衬底10的表面区上。元件隔离区10i是例如包含氧化硅(SiO

导电层12及半导体部分13用作存储器单元阵列(图1B中的2m)的共同源极线。导电层12及半导体部分13作为第一导电膜的一个单元电连接且也被统称为“掩埋源极层BSL”。

作为第一堆叠结构的堆叠主体2经设置在半导体衬底10上方且沿Z方向相对于导电层12及半导体部分13(掩埋源极层BSL)定位。堆叠主体2通过沿着Z方向交替地堆叠多个电极膜21及多个绝缘层(第二绝缘层)22而配置。电极膜21包含导电金属，例如钨。绝缘层22包含例如氧化硅。绝缘层22使电极膜21彼此绝缘。电极膜21及绝缘层22的数目可为任何数目。绝缘层22可为例如气隙。例如，绝缘膜2g经设置在堆叠主体2与半导体部分13之间。绝缘膜2g包含例如氧化硅。绝缘膜2g可包含具有高于氧化硅的相对介电常数的相对介电常数的高介电主体。高介电主体可为例如金属氧化物。

电极膜21包含至少一个源极侧选择栅极SGS、多个字线WL及至少一个漏极侧选择栅极SGD。源极侧选择栅极SGS是源极侧选择晶体管STS的栅极电极。字线WL是存储器单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS经设置在堆叠主体2的下部区中。漏极侧选择栅极SGD经设置在堆叠主体2的上部区中。下部区指示堆叠主体2中的在更靠近基底部分1的一侧上的区且上部区指示堆叠主体2中的在远离基底部分1的一侧上的区。字线WL经设置在源极侧选择栅极SGS与漏极侧选择栅极SGD之间。

绝缘层22沿Z方向的使源极侧选择栅极SGS与字线WL在绝缘层22当中绝缘的厚度可例如大于每一绝缘层22沿Z方向的使字线WL及字线WL彼此绝缘的厚度。罩盖电介质膜(未说明)可进一步经设置在最远离基底部分1的最顶绝缘层22上。罩盖电介质膜包含例如氧化硅。

半导体存储装置100a包含串联连接在源极侧选择晶体管STS中的每一者与漏极侧选择晶体管STD中的每一者之间的多个存储器单元MC。其中源极侧选择晶体管STS、存储器单元MC及漏极侧选择晶体管STD串联连接的结构被称为“存储器串”或“NAND串”。每一存储器串经由触点Cb连接到例如位线BL。位线BL经设置在堆叠主体2上方且沿Y方向延伸。

深狭缝ST及浅狭缝SHE经设置在堆叠主体2中。深狭缝ST沿X方向延伸且经设置在堆叠主体2中，同时从堆叠主体2的顶端穿透堆叠主体2到基底部分1。板状部分3是分别经设置在深狭缝ST中的线(图1B)。板状部分3由通过绝缘膜(未说明)与堆叠主体2电绝缘的导电膜(第二导电膜)制成，所述绝缘膜经设置在深狭缝ST的内壁上且经嵌入在深狭缝ST中以电连接到掩埋源极层BSL。板状部分3有时填充有例如绝缘材料，例如氧化硅膜。同时，浅狭缝SHE沿X方向延伸且从堆叠主体2的顶端设置到堆叠主体2的中间。浅狭缝SHE穿透堆叠主体2的上部区，其中设置漏极侧选择栅极SGD。例如，板状部分4分别经设置在浅狭缝SHE中(图1B)。板状部分4是例如氧化硅。

如图1B中所说明，堆叠主体2包含阶梯部分2s及存储器单元阵列2m。阶梯部分2s分别经设置在堆叠主体2的边缘部分处。存储器单元阵列2m被阶梯部分2s夹置或包围。深狭缝ST从堆叠主体2的一端处的阶梯部分2s穿过存储器单元阵列2m设置到堆叠主体2的另一端处的阶梯部分2s。浅狭缝SHE至少经设置在存储器单元阵列2m中。

如图3中所说明，存储器单元阵列2m包含单元区(Cell)及分接头区(Tap)。阶梯部分2s包含楼梯区(Staircase)。分接头区例如经设置在单元区与阶梯区之间。尽管图3未说明，但分接头区可经设置在单元区之间。阶梯区是其中设置多个线37a的区。分接头区是其中设置线37b及37c的区。线37a到37c例如沿Z方向延伸。线37a例如分别电连接到电极膜21。线37b例如电连接到导电层12。线37c例如电连接到线11a。

堆叠主体2的夹置在图1B中所说明的两个板状部分3之间的一部分被称为“块(BLOCK)”。例如，块是数据擦除的最小单位。板状部分4分别经设置在块中。堆叠主体2的在板状部分3中的一者与板状部分4中的一者之间的一部分被称为“指部”。针对每一指部划分漏极侧选择栅极SGD。因此，在数据写入及读取时，可通过漏极侧选择栅极SGD使一个块中的一个指部进入选定状态。

如图2A中所说明，柱状部分CL中的每一者经设置在形成在堆叠主体2中的存储器孔MH中。柱状部分CL中的每一者沿着Z方向从堆叠主体2的顶端穿透堆叠主体2且经设置在堆叠主体2及掩埋源极层BSL中。柱状部分CL中的每一者包含半导体主体210、存储器膜220及核心层230。柱状部分CL各自包含设置在中心处的核心层230、围绕核心层230设置的半导体主体210及围绕半导体主体210设置的存储器膜220。半导体主体210电连接到掩埋源极层BSL。用作电荷累积部件的存储器膜220在半导体主体210与电极膜21之间具有电荷俘获部分。各自选自每一指部的多个柱状部分CL经由触点Cb共同连接到一个位线BL。柱状部分CL经设置在例如单元区(Cell)中(图3)。

如图2B中所说明，X-Y平面中的存储器孔MH的形状是例如圆形或椭圆形。构成存储器膜220的一部分的块电介质膜21a可经设置在电极膜21与绝缘层22之间。块电介质膜21a是例如氧化硅膜或金属氧化物膜。金属氧化物的一个实例是氧化铝。阻挡膜21b可经设置在电极膜21与绝缘层22之间以及电极膜21与存储器膜220之间。例如，当电极膜21是钨时，选择氮化钛作为阻挡膜21b。块电介质膜21a抑制电荷从电极膜21朝向存储器膜220的反向穿隧。阻挡膜21b改善电极膜21与块电介质膜21a之间的粘附。

作为半导体部件的半导体主体210的形状是例如具有底部的管。半导体主体210包含例如硅。硅是例如包含结晶无定形硅的多晶硅。半导体主体210是例如非掺杂硅。半导体主体210可为p型硅。半导体主体210用作漏极侧选择晶体管STD、存储器单元MC及源极侧选择晶体管STS中的每一者的沟道。

除了块电介质膜21a之外的存储器膜220的一部分经设置在相关联存储器孔MH的内壁与半导体主体210之间。存储器膜220的形状是例如管状的。存储器单元MC在半导体主体210与用作字线WL的电极膜21之间具有存储区且沿Z方向堆叠。存储器膜220包含例如罩盖电介质膜221、电荷俘获膜222及隧道电介质膜223。半导体主体210、电荷俘获膜222及隧道电介质膜223沿Z方向延伸。

罩盖电介质膜221经设置在绝缘层22与电荷俘获膜222之间。罩盖电介质膜221包含例如氧化硅。罩盖电介质膜221保护电荷俘获膜222以免在分别用电极膜21替换牺牲膜(未说明)(替换工艺)时被蚀刻。在替换工艺中，可从电极膜21与存储器膜220之间移除罩盖电介质膜221。在这种情况下，例如，块电介质膜21a经设置在电极膜21与电荷俘获膜222之间，如图2A及2B中所说明。当不使用替换工艺来形成电极膜21时，可省略罩盖电介质膜221。

电荷俘获膜222经设置在块电介质膜21a及罩盖电介质膜221与隧道电介质膜223之间。电荷俘获膜222包含例如氮化硅且具有俘获所述膜中的电荷的俘获位点。电荷俘获膜222的夹置在用作字线WL的电极膜21与半导体主体210之间的部分别构成作为电荷俘获部分的存储器单元MC的存储区。存储器单元MC中的每一者的阈值电压根据相关联电荷俘获部分中是否存在电荷或电荷俘获部分中俘获的电荷量而改变。存储器单元MC中的每一者相应地保留信息。

隧道电介质膜223经设置在半导体主体210与电荷俘获膜222之间。隧道电介质膜223包含例如氧化硅、或氧化硅及氮化硅。隧道电介质膜223是半导体主体210与电荷俘获膜222之间的势垒。例如，当电子从半导体主体210注入到电荷俘获部分(写入操作)时及当正空穴从半导体主体210注入到电荷俘获部分(擦除操作)时，电子及正空穴传递(穿隧)穿过隧道电介质膜223的势垒。

核心层230填充管状半导体主体210的内部空间。核心层230的形状是例如柱状的。核心层230包含例如氧化硅且是绝缘的。

图3中的多个柱状部分CLHR中的每一者经设置在形成在堆叠主体2中的孔中。孔沿着Z方向从堆叠主体2的顶端穿透堆叠主体2以设置在堆叠主体2及半导体部分13中。柱状部分CLHR中的每一者包含至少一个绝缘体。绝缘体是例如氧化硅。柱状部分CLHR中的每一者可具有与柱状部分CL的结构相同的结构。柱状部分CLHR经设置在例如阶梯区(Staircase)及分接头区(Tap)中。当分别用电极膜21替换牺牲膜(未说明)(替换工艺)时，柱状部分CLHR用作用于保持形成在阶梯区及接头区中的空隙的支撑部件。多个柱状部分CLC4也经设置在堆叠主体2的分接头区(Tap)中。柱状部分CLC4中的每一者包含线37b或37c。线37b通过绝缘体36b与堆叠主体2电绝缘。线37b电连接到掩埋源极线BSL。线37c通过绝缘体36c与堆叠主体2电绝缘。线37c电连接到线11a中的任一者。阶梯区(Staircase)进一步包含用作堆叠主体2中的电极膜21的触点的线37a及分别围绕线37a设置的绝缘体36a。

柱状部分CL(即，存储器孔MH)在平面布局中呈六边形紧密堆积阵列布置在沿Y方向邻近的两个深狭缝ST之间。浅狭缝SHE经设置以便与柱状部分CL中的一些重叠，如图3中的框架B4中所说明。无存储器单元经形成在浅狭缝SHE下方形成的柱状部分CL上。

图4是说明导电层12及半导体部分13(掩埋源极层BSL)的配置实例的平面视图。图4说明对应于半导体存储装置100a的一整个芯片的掩埋源极层BSL的平面。

作为第一导电膜的掩埋源极层BSL包含主体部分19、突出部分15及外围部分17。主体部分19、突出部分15及外围部分17由相同材料制成且在同一层中。在掩埋源极层BSL中(特定来说主体部分19)电连接到图2A及2B中所说明的半导体主体210且用作存储器单元阵列2m的源极。

主体部分19经设置在构成存储器单元阵列2m的电极膜21下方。即，主体部分19经设置在构成图1A中的CMOS电路的晶体管Tr正上方且在图1B中的存储器单元阵列2m正下方。如从堆叠主体2的堆叠方向(Z方向)观看，主体部分19具有基本上矩形的形状，如图4中所说明。在本说明书中，“基本上矩形形状”也包含与矩形形状类似的形状，例如具有一或多个弯曲侧的四边形形状，以及矩形形状。

外围部分17经设置在主体部分19的外围处且远离主体部分19。外围部分17经设置在切割线上且其端部分1e是半导体存储装置100a的芯片的外边缘。因此，通过在端部分1e处切割来切削衬底10及类似物。空间部分16经设置在外围部分17与主体部分19之间。

突出部分15部分地经设置在主体部分19与外围部分17之间的空间部分16中且用作在制造工艺中将主体部分19及外围部分17部分地彼此连接的连接部分。突出部分15在如图4中所说明的成品中通过绝缘部件25而分开且沿Y方向从主体部分19朝向外围部分17或从外围部分17朝向主体部分19延伸。突出部分15中的每一者沿X方向的宽度W15窄于主体部分19的宽度W19。即，虽然主体部分19及外围部分17经由突出部分15部分地连接以在制造工艺中电配置为一个单元，但是在完成之后主体部分19及外围部分17通过绝缘部件25而分开。因此，由于在制造工艺中未分开，因此突出部分15在后文中也被称为“连接部分15”。突出部分15的数目不特别限于任何特定数目。绝缘部件25可为经设置以便涵盖主体部分19的密封环。

在形成掩埋源极层BSL之后的成品中，移除掩埋源极层BSL的突出部分(连接部分)15的部分且将绝缘部件25嵌入在其中，如图4中所说明。因此，主体部分19及外围部分17通过绝缘部件25彼此电绝缘。通过将导电膜嵌入在深狭缝ST中而配置的板状部分3经设置在掩埋源极层BSL的主体部分19中(图1B)以获得使得能够经由深狭缝ST中的导电膜将源极电压供应到掩埋源极层BSL的配置。

在形成柱状部分CL(存储器孔MH)或板状部分3(深狭缝ST)之后，由于绝缘部件25的形成而切削突出部分(连接部分)15。在成品中，连接到主体部分19的突出部分15沿Y方向从主体部分19朝向外围部分17突出，如图4中所说明。连接到外围部分17的突出部分15沿Y方向从外围部分17朝向主体部分19突出。主体部分19的突出部分15及外围部分17的突出部分15分别经设置在面向彼此的位置处。由于突出部分15的切削，可降低掩埋源极层BSL的容量且可高速控制源极电压。

图5是说明晶片制造工艺中的导电层12及半导体部分13(掩埋源极层BSL)的布局实例的平面视图。在制造工艺中，突出部分(连接部分)15将主体部分19及外围部分17彼此电连接且在形成柱状部分CL(存储器孔MH)或板状部分3(深狭缝ST)时经由外围部分17将累积在主体部分19中的电荷释放到衬底10及类似物。因此，可抑制主体部分19与定位在其下方的线11a及类似物之间的电弧作用。在图5中，半导体芯片仍然在切割线DL处连接。

狭缝部分18经设置在外围部分17中以便沿着半导体芯片的外边缘延伸。狭缝部分18可经完整地设置在半导体芯片的外围处或可部分地被省略。被外围部分17环绕的芯片主体区Rc是将在切割之后成为半导体芯片主体的区。

图6是说明图5中的框架300中的配置实例的放大视图。两个芯片主体区Rc之间的外围部分17包含切口区Rk及边缘密封区Res。切割线DL是在切割工艺中通过激光或刀片切削的区。

切口区Rk包含狭缝部分310。边缘密封区Res包含狭缝部分18。狭缝部分18及310经设置在外围部分17中以便沿着主体部分19的外边缘延伸。优选的是，狭缝部分18及310经设置以在主体部分19的外围处至少对应于图8中所展示的堆叠主体2a以抑制膜剥离。然而，狭缝部分18及310可经完整地设置在主体部分19的外围处。在第一实施例中，狭缝部分18及310的内部分填充有绝缘膜(例如，氧化硅膜)。

图4中所说明的半导体存储装置100a的端部分1e被包含在图6中的切割线DL中且有时经受由于通过切割切削时的冲击所致的损坏。例如，图1中的掩埋源极层BSL具有由于由切割引起的冲击而从定位在掩埋源极层BSL下方的层间电介质膜11剥离或从定位在掩埋源极层BSL上的图8中的层间电介质膜24或堆叠主体2a剥离的风险。当例如膜剥离的损坏仅保持在图6中的外围部分17的最外缘上时，所述损坏不会引起问题。

然而，如果未设置狭缝部分18及310，那么存在此膜剥离从外围部分17传播到主体部分19的风险。主体部分19处的膜剥离降低半导体存储装置100a的可靠性。

为了解决这个问题，根据本实施例的半导体装置具有设置在外围部分17处以便至少沿着主体部分19的外边缘的一个部分延伸的狭缝部分18及310。因此，上文所描述的膜剥离在狭缝部分310或狭缝部分18处停止且可抑制膜剥离从外围部分17到主体部分19的传播。狭缝部分18及310完整地沿外围部分17的厚度方向(Z方向)设置。因此，可抑制掩埋源极层BSL与定位在掩埋源极层BSL下方的层间电介质膜11之间的膜剥离及掩埋源极层BSL与定位在掩埋源极层BSL上的层间电介质膜24或堆叠主体2a之间的膜剥离两者。

另一方面，如果狭缝部分18及310将外围部分17的内侧部分及其外侧部分彼此电断开，那么外围部分17的外侧部分在形成存储器孔MH及深狭缝ST时无法经由突出部分(连接部分)15电连接到主体部分19。在这种情况下，突出部分(连接部分)15无法经由外围部分17的外侧部分将累积在主体部分19中的电荷释放到衬底10及类似物(接地)。

与此相反，根据本实施例，如从Z方向或X方向观看，狭缝部分18及310分别以交错方式交替地布置。因此，外围部分17的内侧部分可电连接到其外侧部分，且外围部分17的外侧部分可经由突出部分(连接部分)15电连接到主体部分19。

图7是说明图6中的框架301中的配置实例的放大视图。狭缝部分18包含狭缝部分18a及狭缝部分18b。如从堆叠主体2的堆叠方向(Z方向)观看，狭缝部分18a及18b以交错方式交替地布置。如从Z方向观看，狭缝部分18a及18b彼此不连接且彼此分开。因此，连接部分C18经设置在狭缝部分18a与狭缝部分18b之间。连接部分C18是掩埋源极层BSL的导电膜的部分，所述部分在边缘密封区Res中将外围部分17的内侧部分与其外侧部分彼此电连接。外围部分17的内侧部分是在与狭缝部分18a及18b相比更靠近主体部分19的一侧上的掩埋源极层BSL。外围部分17的外侧部分是与狭缝部分18a及18b相比更靠近切口区Rk的一侧上的掩埋源极层BSL。因此，在形成存储器孔MH及深狭缝ST时，累积在主体部分19中的电荷经由突出部分(连接部分)15及连接部分C18流动到外围部分17的外侧部分以发射到衬底10及类似物。

如从主体部分19朝向外围部分17的第一方向(X方向)观看，狭缝部分18a及18b的端部分彼此重叠。因此，如从X方向观看，在狭缝部分18a与狭缝部分18b之间不存在间隙。因此，狭缝部分18a及18b可更可靠地抑制膜剥离的进展。

狭缝部分310包含狭缝部分310a及狭缝部分310b。如从Z方向观看，狭缝部分310a及310b以交错方式交替地布置。如从Z方向观看，狭缝部分310a及狭缝部分310b彼此不连接且彼此分开。因此，连接部分C310经设置在狭缝部分310a与狭缝部分310b之间。连接部分C310是掩埋源极层BLS的导电膜的一部分，所述部分在切口区Rk中将外围部分17的内侧部分与其外侧部分彼此电连接。因此，在形成存储器孔MH及深狭缝ST时，累积在主体部分19中的电荷经由突出部分(连接部分)15及连接部分C310流动到外围部分17的外侧部分以发射到衬底10及类似物。在形成存储器孔MH及深狭缝ST之后，通过形成绝缘部件25来切削突出部分(连接部分)15。

如从X方向观看，狭缝部分310a及310b的端部分彼此重叠。因此，如从X方向观看，在狭缝部分310a与狭缝部分310b之间不存在间隙。因此，狭缝部分310a及310b可更可靠地抑制膜剥离的进展。

如上文所描述，根据本实施例，狭缝部分18及310可抑制来自图4中的端部分1e的膜剥离从外围部分17传播到主体部分19，同时保持外围部分17与主体部分19之间的电连接。

图8是沿着图7中的线8-8的截面视图。在图8中，更详细地说明边缘密封区Res及切口区Rk的配置。在边缘密封区Res中，线11a的多个层经设置在衬底10的表面上且线11a的层通过层间电介质膜11与周围区隔离。如从Z方向观看，线11a的层优选地与环形接触插塞连接且电连接到掩埋源极层BSL及设置在掩埋源极层BSL上的密封环主体SLR。衬底10、层间电介质膜11、线11a及掩埋源极层BSL构成基底部分1。

多层布线层101经设置在密封环主体SLR上。多层布线层101电连接到密封环主体SLR。多层布线层101可经形成以对应于位线BL及高于位线BL的布线层。

作为导电部件的密封环主体SLR与线11a的层协作以用作密封环(边缘密封件)。这个密封环沿芯片的厚度方向(Z方向)设置在衬底10与多层布线层101之间且电连接到衬底10。优选的是，在平面布局中，密封环主体SLR完整地沿着主体部分19上的堆叠主体2的外边缘以及线11a的层连续地设置。例如铜的低电阻金属用作密封环主体SLR及线11a的层。因此，包含密封环主体SLR的密封环可将电荷释放到衬底10以便抑制半导体芯片中的存储器单元阵列2m、CMOS电路及类似物被ESD(静电放电)破坏。此外，包含密封环主体SLR的密封环可抑制氢气从端部分1e进入以抑制在切割半导体芯片之后由于氢气而所致的半导体芯片的劣化。

狭缝部分18a及18b经设置在与密封环主体SLR相比更靠近切口区Rk的侧上的掩埋源极层BSL中。狭缝部分18a及18b是设置在密封环主体SLR与堆叠主体2a之间的掩埋源极层BSL中的开口且填充有层间电介质膜24的材料。

止裂器CST经设置在狭缝部分18a与狭缝部分18b之间。止裂器CST沿芯片的厚度方向(Z方向)设置在基底部分1与多层布线层101之间。优选的是，止裂器CST完整地沿着主体部分19上的堆叠主体2的外边缘连续地设置。例如铜的低电阻金属用作止裂器CST。止裂器CST经设置以停止膜剥离从芯片的端部分1e朝向切口区Rk、边缘密封区Res及芯片主体区Rc进展。止裂器CST还具有抑制氢气从端部分1e进入的作用。止裂器CST可用于抑制由于ESD所致的芯片的内部分的破裂。

其中堆叠作为第二绝缘层的绝缘层(氧化硅膜)22及作为第三绝缘层的牺牲膜(氮化硅膜)23的堆叠主体(ONON结构)2a作为掩埋源极层BSL上的第二堆叠结构设置在切口区Rk中。堆叠主体2a沿着主体部分19上的堆叠主体2的外边缘至少部分地围绕密封环主体SLR设置。即，堆叠主体2a经设置在掩埋源极层BSL的外围部分17的至少一部分正上方。例如，在一些情况下，堆叠主体2a仅经设置在外围部分分17的面向主体部分19的外围的某一侧的一部分上。堆叠主体2a有时以岛的方式不连续地设置在外围部分17上。替代地，堆叠主体2a可完整地围绕外围部分17连续地设置在外围部分17上。堆叠主体2a的部分有时由于切割而缺失。当包含绝缘层22及牺牲膜23的堆叠主体2a经设置在掩埋源极层BSL上时，在堆叠主体2a与掩埋源极线BSL或类似物之间可能发生膜剥离，如由图8中的箭头A0所指示。堆叠主体2a可例如在边缘密封区Res的侧上的至少一部分中具有包含绝缘层22及电极膜21的堆叠结构。而且在这种情况下，在堆叠主体2a与掩埋源极层BSL或类似物之间可能发生膜剥离。电极膜(例如，钨)21比牺牲膜(例如，氮化硅膜)23更难被切割刀片切削。因此，如果切口区Rk中的堆叠主体2a具有堆叠结构(OWOW结构)，其中绝缘层22及电极膜21特别交替地堆叠在芯片的外边缘侧上，切口区Rk难以被切割刀片切削。与此相反，根据本实施例，因为切口区Rk中的堆叠主体2a具有ONON结构，所以切口区Rk容易被切割刀片切削。

当掩埋源极层BSL与堆叠主体2a之间的膜剥离从切口区Rk进展时，图7中的狭缝部分310a及310b首先抑制膜剥离。边缘密封区Res中的狭缝部分18b随后抑制膜剥离。当膜剥离到达狭缝部分18b时，可沿着狭缝部分18b中的层间电介质膜24与掩埋源极层BSL之间的界面中的一者在-Z方向上引导膜剥离，如由图8中的箭头A1所指示。也可沿着狭缝部分18b中的层间电介质膜24与掩埋源极层BSL之间的另一界面将膜剥离引导到-Z方向，如由箭头A2所指示。

如果膜剥离在-X方向上进一步进展，那么止裂器CST及狭缝部分18a抑制膜剥离。当膜剥离到达狭缝部分18a时，沿着狭缝部分18a中的层间电介质膜24与掩埋源极层BSL之间的界面中的一者在-Z方向上引导膜剥离，如由箭头A3所指示。可沿着狭缝部分18a中的层间电介质膜24与掩埋源极层BSL之间的另一界面将膜剥离引导到-Z方向，如由箭头A4所指示。

以这种方式，根据本实施例，即使当在堆叠主体2a与掩埋源极层BLS之间沿±X方向发生膜剥离时，也可由于设置在边缘密封区Rea中的狭缝部分18a及18b而将膜剥离引导到由箭头A1到A4所指示的方向(-Z方向)以抑制膜剥离朝向芯片主体区Rc的进展。

由于在堆叠主体2a与掩埋源极层BSL之间特别可能发生膜剥离，因此设置狭缝部分18a、18b、310a、310b以至少对应于堆叠主体2a就足够。即，如从主体部分19观看，边缘密封区Res或切口区Rk中的狭缝部分18a、18b、310a及310b以至少与堆叠主体2a重叠的这样一种样式设置在主体部分19的堆叠主体2的外边缘处。例如，当堆叠主体2a仅经设置在外围部分17的面向主体部分19的外围的某一侧的一部分上时，在外围部分17的面向这个侧的所述部分中设置狭缝部分18a、18b、310a及310b就足够。当堆叠主体2a以岛的方式不连续地设置在外围部分17上时，类似地以岛的方式在外围部分17中不连续地设置狭缝部分18a、18b、310a及310b就足够。当堆叠主体2a完整地围绕外围部分17连续地设置在外围部分17上时，优选的是，狭缝部分18a、18b、310a及310b也完整地围绕外围部分17连续地设置。

当掩埋源极层BSL(导电层12及半导体部分13)的处理样式改变时，可容易地形成狭缝部分18a、18b、310a及310b。因此，省略根据本实施例的半导体装置的制造方法的详细解释。

(第二实施例)

图9A是说明根据第二实施例的半导体装置的配置实例的截面视图。在第二实施例中，堆叠主体2b作为第三堆叠结构设置在边缘密封区Res中且堆叠主体2b的部分经嵌入在狭缝部分18a及18b中。

堆叠主体2b经设置在狭缝部分18a及18b上方且具有其中交替地堆叠绝缘层(例如，氧化硅膜)22及牺牲膜(例如，氮化硅膜)23的堆叠结构。其中交替地堆叠绝缘层22及牺牲膜23的堆叠主体2b经填充在狭缝部分18a及18b中。堆叠主体2b的堆叠结构本身可与堆叠主体2a的堆叠结构相同。因此，堆叠主体2b可以与堆叠主体2a相同的方式形成。堆叠主体2b也沿着主体部分19上的堆叠主体2的外边缘的至少一个部分设置。例如，在一些情况下，堆叠主体2b仅经设置在外围部分17的面向主体部分19的外围的某一侧的一部分上。堆叠主体2b有时以岛的方式不连续地设置在外围部分17上。堆叠主体2b可经设置以在主体部分19的外围处对应于堆叠主体2a。替代地，堆叠主体2b可完整地围绕主体部分19的外围连续地设置。在其中狭缝部分18a及18b经设置在外围部分17的其中未设置堆叠主体2b的区中的情况下，绝缘膜(例如，氧化硅膜)经嵌入在狭缝部分18a及18b中。

在第二实施例中，在交替地沉积绝缘层22及牺牲膜23之前移除填充在狭缝部分18a及18b中的材料膜(例如，氧化硅膜)。即，狭缝部分18a及18b的内部分是中空的。因此，当交替地沉积绝缘层22及牺牲膜23时，绝缘层22及牺牲膜23也经堆叠在狭缝部分18a及18b中且经填充在其中。

由于绝缘层22及牺牲膜23的堆叠结构填充在狭缝部分18a及18b的内部分中，在设置在狭缝部分18a及18b上方的绝缘层22及牺牲膜23的堆叠结构中产生层错位。然而，这些层错位不影响半导体存储装置100a的特性。第二实施例的其它配置可与第一实施例的对应配置相同。

第二实施例可实现与第一实施例的效应相同的效应。此外，绝缘层22及牺牲膜23的部分是沿水平方向堆叠且绝缘层22与牺牲膜23之间的边界部分在狭缝部分18a及18b的内侧表面上沿Z方向延伸。因此，膜剥离在狭缝部分18a及18b的内侧表面与堆叠主体2b之间引导到-Z方向且还可通过绝缘层22与牺牲层23之间的界面引导到-Z方向。因此，可进一步抑制膜剥离朝向芯片主体区Rc的进展。

(修改)

图9B是说明根据第二实施例的修改的半导体装置的配置实例的截面视图。在上文所描述的第二实施例中，堆叠主体2b经填充在狭缝部分18a及18b两者中。然而，如在本修改中，堆叠主体2b可仅经填充在狭缝部分18a或18b中。在这种情况下，绝缘膜(例如，氧化硅膜)经嵌入在另一狭缝部分18a或18b中。本修改的其它配置可与第二实施例的对应配置相同。因此，本修改可实现与第二实施例的效应相同的效应。

(第三实施例)

图10A是说明根据第三实施例的半导体装置的配置实例的截面视图。在第三实施例中，堆叠主体2c作为第三堆叠结构设置在边缘密封区Res中且堆叠主体2c的部分经嵌入在狭缝部分18a及18b中。

堆叠主体2c经设置在狭缝部分18a及18b上方且具有其中交替地堆叠绝缘层(例如，氧化硅膜)22及电极膜(例如，钨)21的堆叠结构(OWOW)。其中交替地堆叠绝缘层22及电极膜21的堆叠主体2c经填充在狭缝部分18a及18b中。堆叠主体2c的堆叠结构本身可与作为第一堆叠结构设置在芯片主体区Rc中的堆叠主体2的堆叠结构相同。因此，堆叠主体2c可以与堆叠主体2相同的方式形成。堆叠主体2c沿着主体部分19上的堆叠主体2的外边缘的至少一个部分设置。例如，在一些情况下，堆叠主体2c仅经设置在外围部分17的面向主体部分19的外围的某一侧的一部分上。堆叠主体2c有时以岛的方式不连续地设置在外围部分17上。堆叠主体2c可经设置以在主体部分19的外围处对应于堆叠主体2a。替代地，堆叠主体2c可完整地围绕主体部分19的外围连续地设置。在其中狭缝部分18a及18b经设置在外围部分17的其中未设置堆叠主体2c的区中的情况下，绝缘膜(例如，氧化硅膜)经嵌入在狭缝部分18a及18b中。

由于堆叠主体2c与堆叠主体2同时形成，因此深狭缝ST及柱状部分CLHR经设置在堆叠主体2c中。在用电极膜21替换牺牲膜23时使用深狭缝ST，且通过深狭缝ST用电极膜21替换牺牲膜23。在这个替换工艺中，柱状部分CLHR用作用于保持在从堆叠主体2c移除牺牲膜23时形成的空隙的支撑部件。例如，作为第二导电膜、通过绝缘体与堆叠主体2c电绝缘且电连接到掩埋源极层BSL的导电主体(金属材料)类似于图1B中板状部分3填充在深狭缝ST中。堆叠主体2c中的深狭缝ST也具有与图8中的止裂器CST的功能相同的功能，以及用于替换工艺中，特别是当连同堆叠主体2c完整地围绕主体部分19的外围连续地设置时。

在第三实施例中，在交替地沉积绝缘层22及牺牲膜23之前移除填充在狭缝部分18a及18b中的材料膜(例如，氧化硅膜)。即，狭缝部分18a及18b的内部分是中空的。因此，当交替地沉积绝缘膜22及牺牲膜23时，绝缘膜22及牺牲膜23也经堆叠在狭缝部分18a及18b中且经填充在其中。接着在替换工艺中，用电极膜21替换牺牲膜23，借此将其中交替地堆叠绝缘层22及电极膜21的堆叠主体2c填充在狭缝部分18a及18b中。

在狭缝部分18a及18b的内部分中包含绝缘层22及电极膜21的堆叠结构的填充产生狭缝部分18a及18b上方的绝缘层22及电极膜21的堆叠结构中的层的错位。然而，这些层错位不影响半导体存储装置100a的特性。第三实施例的其它配置可与第一实施例的对应配置相同。

第三实施例可实现与第一实施例的效应相同的效应。此外，绝缘层22及电极膜21的部分沿水平方向堆叠且绝缘层22与电极膜21之间的边界部分在狭缝部分18a及18b的内侧表面上沿Z方向延伸。因此，膜剥离可在狭缝部分18及18b的内侧表面与堆叠主体2c之间引导到-Z方向，且也可通过绝缘层22与电极膜21之间的界面引导到-Z方向。因此，可进一步抑制膜剥离朝向芯片主体区Rc的进展。

预计包含绝缘层(例如，氧化硅膜)22及电极膜(例如，钨)21的堆叠结构(OWOW)比包含绝缘层(氧化硅膜)22及作为第三绝缘层的牺牲膜(氮化硅膜)23的堆叠结构(ONON)具有更高的抑制膜剥离进展的效应。这是因为例如钨与氧化硅膜之间的界面比氮化硅膜与氧化硅膜之间的界面具有更高的粘附性。因此，使用包含绝缘层(例如，氧化硅膜)22及电极膜(例如，钨)21的堆叠结构(OWOW)作为堆叠主体2c可比在第二实施例中更多地抑制膜剥离的进展。

(修改)

图10B是说明根据第三实施例的修改的半导体装置的配置实例的截面视图。在上文所描述的第三实施例中，堆叠主体2c经填充在狭缝部分18a及18b两者中。然而，如在本修改中，堆叠主体2c可仅经填充在狭缝部分18a或18b中。在这种情况下，绝缘膜(例如，氧化硅膜)经填充在另一狭缝部分18a或18b中。本修改的其它配置可与第三实施例的对应配置相同。因此，本修改可实现与第三实施例的效应相同的效应。

(第四实施例)

图11是说明根据第四实施例的半导体装置的配置实例的截面视图。在第四实施例中，边缘密封区Res中的堆叠主体2c及切口区Rk中的堆叠主体2a经连接。在这种情况下，深狭缝ST经形成在边缘密封区Res中且未经形成在切口区Rk中。因此，在于边缘密封区Res及切口区Rk中形成堆叠主体2a之后，在替换工艺中通过深狭缝ST用电极膜21的材料替换边缘密封区Res中的牺牲膜23。同时，切口区Rk中的牺牲膜23保持原样而无需被替换。以这种方式，即使在边缘密封区Res中的堆叠主体2c及切口区Rk中的堆叠主体2a经连接时，也可仅在边缘密封区Res中的堆叠主体2c中用电极膜21替换牺牲膜23。

在这种情况下，狭缝部分18a及18b填充有包含绝缘层22及电极膜21的堆叠主体2c。第四实施例的其它配置可与第三实施例的对应配置相同。因此，第四实施例可实现与第三实施例的效应相同的效应。

在第四实施例中，堆叠主体2a及堆叠主体2c作为一个堆叠主体是连续的。因此，例如，如果在切割时堆叠主体(例如，ONON)2a在图4中的端部分1e处缺失，那么堆叠主体(例如，OWOW)2c出现在单片化半导体芯片的外边缘处。在这种情况下，仅堆叠主体2c作为第二堆叠材料沿着主体部分19上的堆叠主体2(第一堆叠结构)的外边缘的至少一个部分形成，且狭缝部分18a及18b作为第二堆叠结构布置在堆叠主体2c下方。作为第二堆叠结构的堆叠主体2c本身经嵌入在狭缝部分18a及18b中。

在第四实施例中，设置在堆叠主体2c中沿堆叠方向(Z方向)延伸的深狭缝ST。深狭缝ST经配置以类似于如上文在图1B中所描述的板状部分3填充有通过深狭缝ST的内壁上的绝缘体而与堆叠主体2c电绝缘的导电主体(第二导电膜)且在从Z方向所见的平面视图中，在堆叠主体2c中沿Y方向延伸。深狭缝ST经设置在其中在外围部分17中执行替换工艺的堆叠主体2c中就足够，且深狭缝ST无需设置在外围部分17的其中未布置有堆叠主体2c的区中。

(第五实施例)

图12是说明根据第五实施例的半导体装置的配置实例的截面视图。第五实施例与第四实施例的相同之处在于边缘密封区Res中的堆叠主体2c及切口区Rk中的堆叠主体2a经连接。同时，在第五实施例中，堆叠主体(例如，OWOW)2c未经设置到狭缝部分18b中且堆叠主体2a(例如，ONON)经设置到狭缝部分18b中。在这种情况下，深狭缝ST经形成在边缘密封区Res中的狭缝部分18a附近且未经形成在狭缝部分18b附近及切口区Rk中。因此，当在边缘密封区Res及切口区Rk中形成堆叠主体2a之后，在替换工艺中通过深狭缝ST用电极膜21的材料替换边缘密封区Res中的狭缝部分18a附近的牺牲膜23。同时，狭缝部分18b附近及切口区Rk中的牺牲膜23保持原样而无需被替换。因此，狭缝部分18a填充有包含绝缘层22及电极膜21的堆叠主体(例如，OWOW)2c且狭缝部分18b填充有包含绝缘层22及牺牲膜23的堆叠主体(例如，ONON)2a。第五实施例的其它配置可与第三实施例的对应配置相同。因此，第五实施例可实现与第三实施例的效应相同的效应。

如上文所描述，堆叠主体2a及2c可彼此连接。在这种情况下，可根据深狭缝ST的位置控制堆叠主体2a与2c之间的边界。

也在第五实施例中，与第四实施例类似，堆叠主体2a及堆叠主体2c作为一个堆叠主体是连续的。此外，也与第四实施例类似，深狭缝ST经设置在堆叠主体2c中。

虽然已描述某些实施例，但是这些实施例已仅以实例的方式呈现，且并非意在限制本发明的范围。实际上，本文中所描述的新颖方法及系统可以多种其它形式体现；此外，在不脱离本发明的精神的情况下，可在本文中所描述的方法及系统的形式方面进行各种省略、置换及改变。所附权利要求书及其等效物意在涵盖如将落入本发明的范围及精神内的此类形式或修改。