半导体装置的形成方法及半导体装置

技术领域

本公开涉及半导体装置，尤其涉及一种包含空腔的半导体装置。

背景技术

半导体装置使用于各种电子应用，例如，举例而言，个人电脑、手机、数字相机及其他电子设备。半导体装置通常是通过依序沉积绝缘或介电层、导电层及半导体层的材料于半导体基板上来制造，且利用光刻图案化各种材料层以形成电路组件及元件于其上方。

半导体产业持续通过不断的缩小最小部件尺寸，允许更多的组件集成至给定的区域，由此改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度。然而，随着最小部件尺寸缩小，发生了额外的需要解决的问题。

发明内容

本公开实施例的目的在于提供一种半导体装置的形成方法及半导体装置，以解决上述至少一个问题。

一种半导体装置的形成方法，包括：将第一半导体基板的第一表面接合至第二半导体基板的第一表面；在第一半导体基板的第二表面上图案化掩模层以露出第一半导体基板的第一区，第二表面与第一表面相对；以及在第一半导体基板的第一区中形成空腔，其中形成空腔包括：供应钝化气体混合物，在空腔的底表面及多个侧壁上沉积钝化层，其中在钝化层的沉积时，钝化层在空腔的底表面上的沉积速率与钝化层在空腔的多个侧壁上的沉积速率相同；以及使用蚀刻气体蚀刻第一半导体基板的第一区，其中蚀刻气体是与钝化气体混合物同时供应，蚀刻第一半导体基板的第一区包括在垂直方向蚀刻的速率大于在水平方向蚀刻的速率。

一种半导体装置的形成方法，包括：将第一半导体基板接合至第二半导体基板；在第一半导体基板的未接合的表面上图案化掩模层；以及使用掩模层作为图案化掩模以在第一半导体基板中蚀刻空腔，其中蚀刻空腔包括：通过激发钝化气体混合物以产生沉积等离子体，沉积等离子体在空腔的底表面及多个侧壁上沉积钝化层，其中钝化层在空腔的底表面上的沉积速率与钝化层在空腔的多个侧壁上的沉积速率相同；以及通过激发蚀刻气体以产生蚀刻等离子体，其中产生蚀刻等离子体与产生沉积等离子体同时发生，第一RF电源将多个离子从蚀刻等离子体加速至空腔的底表面，其中蚀刻等离子体的垂直蚀刻速率比蚀刻等离子体的水平蚀刻速率更显著。

一种半导体装置，包括：第一半导体基板；第二半导体基板，接合至第一半导体基板；以及空腔，延伸穿过第一半导体基板，空腔包括：顶部，有具有第一侧壁轮廓的多个侧壁；以及底部，具有第二侧壁轮廓的多个侧壁，空腔的顶部的侧壁与第一半导体基板的顶表面具有第一轮廓角度，空腔的底部的侧壁与第一半导体基板的顶表面具有第二轮廓角度，其中第一轮廓角度与第二轮廓角度不同。

本公开实施例的有益效果在于，通过使用半导体装置的形成方法，对于硅晶片的特定的结晶方位的相依性较小，其中对于硅晶片的特定的结晶方位的相依性为例如在湿蚀刻工艺的情况。此外，一些实施例可以在背面空腔的形成时降低对于一或多层掩模层的需求，简化工艺且使其更有成本效益。

附图说明

以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

图1A至图1B根据一些实施例示出了制造装置的各种中间步骤的剖面图。

图1C根据一些实施例示出了说明装置的制造中的中间蚀刻步骤的剖面图。

图1D至图1E根据一些实施例示出了制造装置的各种中间步骤的剖面图。

图2根据一些实施例示出了蚀刻系统。

图3A至图3D根据一些实施例示出了制造装置的各种中间步骤的剖面图。

图4及图5根据替代的实施例示出了装置的制造中的各种中间蚀刻步骤。

附图标记如下：

100,400,500:半导体基板

102:半导体裸片

104a/b:接合层

106:掩模层(光刻胶)

110:表面

116:MEMS结构

128:薄膜层

130:聚合物层

300,600,1000:接合的半导体基板

700:蚀刻系统

710:腔体

720:主进气口

730:RF电源功率

740:次进气口

750:RF次电源

760:平台

770:偏压电源

780:出气口

800:晶片

900,1800,2700:空腔

D1,D2,D3,D4,D5,D6,D7,E2:垂直深度

E1,H1,T1,T2:厚度

R1:曲率半径

W1:宽度

α,β,γ,δ:轮廓角度

具体实施方式

以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

在此讨论的实施例是关于具有背面空腔的装置(例如，发光二极管(lightemitting diode，LED)装置、微机电系统(microelectromechanical system，MEMS)装置等)的制造的方法。各种实施例包含用于干蚀刻工艺的方法，上述方法应用于，但不限于，有特定的蚀刻轮廓角度(etch profile angle)的硅(silicon)背面空腔的形成。在此公开的一或多个实施例的有利特征可以包含控制蚀刻轮廓角度的能力以及提供更佳的在背面空腔壁上的沉积(例如，物理气相沉积(physical vapor deposition，PVD))步骤覆盖率的能力。使用例如在此所公开的实施例，较不会在湿蚀刻工艺时相依于硅晶片的特定结晶方位。此外，一些实施例可以在背面空腔的形成时减少对一或多个掩模层的需求，简化工艺且使其更有成本效益。

图1A至图1E是根据一些实施例的通过将基板接合至半导体裸片(die)以形成装置的工艺时的中间步骤的各种剖面图。图1A示出了接合工艺，其中半导体基板100接合至半导体裸片102以形成接合的半导体基板300。图1C至图1D示出了后续的蚀刻工艺，其中背面空腔形成于接合的半导体基板300的半导体基板100中。通过利用各种蚀刻配置，能够控制背面空腔的蚀刻轮廓角度。

首先参照图1A，显示了被接合在一起以形成接合的半导体基板300的半导体裸片102及半导体基板100。虽然半导体裸片102在此被称为“裸片”，应当理解的是，半导体裸片102可以形成为部分的更大的晶片(例如，连接至其他裸片)。接下来，半导体裸片102可以从晶片的其他部件被单粒化(singulated)。用于半导体裸片102的单粒化工艺可以在接合以形成接合的半导体基板300之前进行，或是在接合以形成接合的半导体基板300之后进行。半导体裸片102可以是裸芯片(bare chip)半导体裸片(例如，未封装的半导体裸片)。举例而言，半导体裸片102可以是逻辑裸片(logic die)(例如，中央处理单元(centralprocessing unit)、微控器(microcontroller)等)、存储器裸片(memory die)(例如，动态随机存取存储器(dynamic random access memory，DRAM)裸片、混合存储器立方体(hybridmemory cube，HBC)、静态随机存取存储器(static random access memory，SRAM)裸片、宽输入/输出(wide input/output，wideIO)存储器裸片、磁阻式随机存取存储器(magnetoresistive random access memory，mRAM)裸片、电阻式随机存取存储器(resistive random access memory，rRAM)裸片等)、功率管理裸片(例如，功率管理集成电路(power management integrated circuit，PMIC)裸片)、射频(radio frequency，RF)裸片、感测器裸片、微机电系统(MEMS)裸片、信号处理裸片(例如，数字信号处理(digitalsignal processing，DSP)裸片)、前端(front-end)裸片(例如，模拟前端(analog front-end，AFE)裸片)、生医裸片等。在替代的实施例中，半导体裸片102及半导体基板100两者可以形成为部分的更大的晶片，且半导体裸片102也可以被称为基板。半导体裸片102及半导体基板100可以包括个别的单粒化的裸片。

通过使用适用的制造程序，可以处理半导体裸片102以在半导体裸片102内形成集成电路。举例而言，半导体裸片102可以包括半导体基板，其可以包括掺杂的或未掺杂的硅。半导体裸片102也可以包含绝缘体上半导体(semiconductor-on-insulator，SOI)基板的活性层。半导体基板可以包含其他半导体材料，例如锗(germanium)；化合物半导体，包含碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；合金半导体，包含SiGe、GaSsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述的组合。其他基板，例如多层或渐变(gradient)基板，也可以被使用。装置，例如晶体管、二极管、电容器、电阻器等，可以形成于半导体裸片102中，且可以通过互连结构(未显示)来互连，互连结构包括，举例而言，在半导体裸片102中的的一或多个介电层中的金属化图案。装置及互连结构形成一或多个集成电路。互连结构可以包括任何数目的金属化图案，其设置于任何数目的介电层中。

在一些实施例中，半导体裸片102可以包含一或多个MEMS装置，包括MEMS结构116。MEMS结构116可以包含可移动的元件，其可以沿着至少一个轴自由地移动，例如可挠的膜(membrane)、悬臂梁(cantilivered beam)等。MEMS装置可以采用微加工(micromachined)基板的形式，其已经与电子电路集成。这些装置能够利用多种微电子技术，例如气相沉积、光光刻及蚀刻，形成于不同类型的基板上。MEMS装置可以包含可以靠电磁、电伸缩(electrostrictive)、热电(thermoelectric)、压电(piezoelectric)、或压阻(piezoresistive)效应运作的感测器、致动器(actuators)及振荡器(oscillators)。

在替代的实施例中，半导体裸片102可以是中介物(interposer)晶片，其中没有有源装置。根据一些实施例，半导体裸片102可以包含或不包含无源装置(未显示)，例如电阻器、电容器、电感器、变压器等。

半导体基板100可以包括，举例而言，块体的硅，其可以是掺杂的或未掺杂的。半导体基板100可以包括具有任何数目的结晶方位的其中一个结晶方位的硅，上述结晶方位可以包含＜100＞、＜110＞及＜110＞族(family)的结晶方向。在一些实施例中，半导体基板100具有在约50μm及约770μm之间的高度H1，例如约720μm。

半导体基板100是利用适合的技术，例如电介质对电介质(dielectric-to-dielectric)接合、金属对金属(metal-to-metal)接合、混合(hybrid)接合等，接合至半导体裸片102的表面。举例而言，在各种实施例中，半导体裸片102可以利用电介质对电介质接合，通过分别在半导体基板100及半导体裸片102上使用接合层104a及接合层104b以接合至半导体基板100。在一些实施例中，接合层104a及接合层104b可以各自包括通过沉积工艺分别形成于半导体基板100及半导体裸片102的表面上的氧化硅(silicon oxide)，上述沉积工艺为例如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physicalvapor deposition，PVD)等。在其他实施例中，接合层104a及104b可以是通过硅表面的热氧化来分别形成于半导体基板100及半导体裸片102上。在替代的实施例中，接合层104a及接合层104b可以包括氮氧化硅(silicon oxynitride)、氮化硅(silicon nitride)等。

在接合之前，可以对接合层104a或104b的至少其中一个进行表面处理。表面处理可以包含等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理后，表面处理可以还包含清洗工艺(例如，用去离子水淋洗等)，其可以应用于接合层104a及/或接合层104b。接着将半导体基板100与半导体裸片102对准，且将两者彼此对压以开始半导体基板100到半导体裸片102的预接合(pre-bonding)。预接合可以在室温(介于约21度及约25度之间)下进行。举例而言，接合时间可以比约1分钟更短。在预接合后，半导体基板100及半导体裸片102接合至彼此。接合工艺可以通过后续的退火工艺来强化。举例而言，这可以通过将半导体基板100及半导体裸片102加热至约170度的温度约1小时来完成。在替代的实施例中，混成接合(hybrid bonding)也可以用于将半导体基板100接合至半导体裸片102的表面，在此期间，在形成预接合(pre-bond)时金属垫在室温下与电介质对电介质接合工艺并行处理，且接着在退火时通过金属扩散接合来达成金属扩散接合。

在半导体裸片102及半导体基板100接合后，可以将薄化(thinning)工艺应用于半导体裸片102。薄化工艺可以包含研磨或CMP工艺、回蚀(etch back)工艺、或其他可接受的工艺，进行于半导体裸片102的表面110。作为这个薄化工艺的结果，半导体裸片102可以具有约50μm的厚度T1，且接合的半导体基板300可以具有从约100μm到约770μm的厚度T2。半导体基板100可以具有约720μm的厚度H1。

图1B示出了在半导体基板100上形成且图案化的掩模层106。掩模层106被图案化为露出半导体基板的将要形成背面空腔的区。在一些实施例中，掩模层106可以是图案化的光刻胶层。一般来说，光刻胶层可以通过旋转涂布(spin coating)等工艺来沉积。在光刻胶层被沉积后，可以通过将光刻胶层露出至图案化的能量源(例如，图案化的光)及显影剂(developer)来图案化。显影剂移除露出的或未露出的部分的光刻胶层，取决于使用正或负光刻胶。剩余的部分的光刻胶层形成掩模层106。

图1C示出了蚀刻工艺，进行上述蚀刻工艺以蚀刻一部分的半导体基板100以形成空腔900。图1C示出出上述蚀刻工艺是高度各向异性的蚀刻工艺，方向性地(directionally)蚀刻半导体基板100以形成空腔900，空腔900有与半导体基板100的顶表面具有特定的轮廓角度α的侧壁。在一些实施例中，蚀刻工艺可以是干蚀刻等离子体工艺。蚀刻工艺是通过同时供应蚀刻气体及钝化气体混合物来进行。举例而言，在半导体基板100包括硅的实施例中，蚀刻气体可以包括六氟化硫(sulfur hexafluoride，SF

在图1C中，示出了蚀刻工艺的沉积及蚀刻部分两者。这些部分同时发生，且钝化层的沉积速率、垂直蚀刻速率及水平蚀刻速率的控制允许所控制的空腔900的蚀刻达到要求的尺寸。沉积部分包括激发钝化气体混合物(例如，C

图1C也示出了蚀刻工艺的蚀刻部分，其与沉积部分在同时发生。蚀刻部分包含垂直蚀刻，移除聚合物层130的由于蚀刻工艺的沉积部分而同时形成的在空腔900的底表面上的部分；以及水平蚀刻，移除聚合物层130的由于蚀刻工艺的沉积部分而同时形成的在空腔900的侧壁上的部分。蚀刻气体(例如，SF

蚀刻工艺的蚀刻部分还包含半导体基板100的露出的部分的蚀刻。举例而言，当来自蚀刻等离子体的激发的离子轰击空腔900的底表面及侧壁时，聚合物层130可以被移除以露出部分的半导体基板100。蚀刻工艺包含通过与来自激发的蚀刻气体(例如，SF

通过调整钝化气体混合物(例如，C

这样一来，变化水平蚀刻速率能够被用于变化与半导体基板100的顶表面的特定的轮廓角度α。在一个实施例中，当水平蚀刻速率可忽略时，空腔900的侧壁可以具有轮廓角度α＝90°。在一个实施例中，当水平蚀刻速率增加时，空腔900的侧壁可以具有小于90°的轮廓角度α，其中水平蚀刻速率不可忽略。空腔900的侧壁以及在空腔900的侧壁上的部分的聚合物层130的水平蚀刻速率的差异的程度可帮助决定空腔900的侧壁的轮廓角度α。

RF偏压电源的调整也可以用于控制与半导体基板100的顶表面的特定的轮廓角度α。较高的RF偏压电源会较佳地将离子吸引至空腔900的底表面，导致垂直蚀刻速率的增加，且也可以导致较少的空腔900的侧壁的离子轰击，因此导致聚合物层130的较少的移除。在这样的实施例中，水平蚀刻减少，因为未移除的部分的聚合物层130对于水平蚀刻有较多的保护。较高的RF偏压电源可以导致较大的轮廓角度α，而较低的RF偏压电源可以导致较小的轮廓角度α。

图1D示出了在蚀刻工艺的完成后的空腔900。蚀刻工艺可以造成空腔900具有留在空腔900的底表面及侧壁上的部分的聚合物层130。在一个实施例中，蚀刻工艺可以执行到空腔900蚀刻穿过半导体基板100到接合层104a/b为止。

图1E示出了在通过使用适合的蚀刻技术以从空腔900的底表面及侧壁移除剩下的部分的聚合物层130后的空腔900。在一个实施例中，前面在图1C中所示出的蚀刻工艺可以造成空腔900具有与半导体基板100的顶表面有轮廓角度α的侧壁。在一个实施例中，特定的轮廓角度α的范围能够是从55°到90°。空腔的垂直深度D1可以是约720μm或更小，其中垂直深度D1是从半导体基板100的顶表面测量至空腔的底表面，且蚀刻可以露出半导体基板100下方的接合层104a/b。空腔900的宽度W1可以在约13mm到约17mm的范围内，例如约14mm，其中宽度W1是测量于空腔900的侧壁的顶部之间。蚀刻工艺可以包括在水平及垂直方向两者的蚀刻，造成在空腔900的侧壁上的线性表面。侧壁上的水平蚀刻的大小可以与从半导体基板100的顶表面起算的垂直深度的增加成比例地减少。举例而言，在从半导体基板100的顶表面起算的垂直深度D2，从在空腔900的侧壁的底部的点起算的空腔900的侧壁的水平宽度可以是W2。在从半导体基板100的顶表面起算的垂直深度D3，从在空腔900的侧壁的底部的点起算的空腔900的侧壁的水平宽度可以是W3，其中D3大于D2且W3小于W2。在一些实施例中，W2对W3的比例越高，特定的轮廓角度α越小。

在一些范例中，钝化气体混合物是在比蚀刻气体高的流速下供应。在一个实施例中，钝化气体混合物包含C

在一些实施例中，轮廓角度α可以在从55°到90°的范围内。在一些范例中，当钝化气体混合物(C

图2根据本公开的一个实施例示出了蚀刻系统700。如图2所示出，蚀刻系统包含腔体710及平台(platen)760，且可以在平台760上处理晶片800。平台760的温度能够通过控制往平台760的氦(helium)气的流动来控制以维持期望的温度。晶片800可以通过例如在平台760的顶表面上的静电夹头(electrostatic chuck)(未显示)来保持在适当的位置。晶片800可以在制造过程的某个阶段包含多个装置，例如接合的半导体基板300。举例而言，晶片800，最初装载至平台760上时，可以在图1B所示的阶段包含多个接合的半导体基板300，因此掩模层106露出半导体基板100的准备通过蚀刻工艺来形成图1E中所示出的空腔900的区。因此，如上关于图1A～图1E所述，腔体710用作蚀刻腔体以进行蚀刻工艺以凹蚀半导体基板100。

参照图2，蚀刻系统700包含主(primary)进气口(gas inlet)720，其位于晶片800及平台760的顶表面上方。也有两个次进气口740，位于边缘，且在晶片800及平台760的相对测。次进气口740是用于均匀地分布气体，且用于在整个晶片800帮助维持工艺均匀性。虽然图2中示出了两个次进气口740，多于或少于两个的次进气口740可以用于控制进入腔体710的气体的分布。主进气口720及次进气口740是用于将反应气体供应进入腔体。

如图2所示出，蚀刻系统700也包含两个出气口(gas outlet)780。虽然在图2中显示了两个出气口(gas outlet)，可以将任何数目的出气口780用于蚀刻系统700中。空气和气体可以同时被泵(pump)出。腔体710在工艺时形成封闭的空间，且将空气或气体从腔体710移除可允许维持期望的压力程度。

也显示于图2，蚀刻系统700包含多个RF电源。RF电源功率730在晶片800及平台760的顶表面上方产生等离子体。另外两个电源，RF次电源750，在边缘且晶片800的相对测产生等离子体。RF次电源是用于均匀地分布等离子体以在整个晶片800上帮助维持制成均匀度。虽然在图2中示出了两个RF次电源750，可以使用多于或少于两个的次电源。蚀刻系统也包含RF偏压电源770以将产生的等离子体加速至晶片800的表面。

图2仅为简化的范例，本领域中技术人员将会理解多种变化。作为一个范例，腔体710的形状可以具有不同的形状，举例而言，圆柱、圆锥或其他适合的形状。本领域中技术人员也将会理解，图2中并未示出蚀刻系统的所有组件。举例而言，用于装载及卸载晶片800的装载单元并未示出于图2中，作为其他范例，用于混合不同的反应气体的可以包含混合机(mixer)(未显示)的气体供应(未显示)以及用于将气体泵入腔体710的泵(未显示)。

图3A至图3D示出了参照前面图1A至图1E的装置的制造中的进一步的中间步骤。在形成空腔900后，移除空腔900内的露出的部分的接合层104a/b。在空腔900内的露出的部分的接合层104a/b可以通过可接受的干及/或湿蚀刻工艺来移除。举例而言，在接合层104a/b包括氧化硅的实施例中，可以利用使用三氟化氮(nitrogen trifluoride，NF

图3B根据一些实施例示出了将掩模层106从半导体基板100的顶表面移除。光刻胶106可以利用适合的光刻胶剥除(stripping)技术来移除，例如化学溶剂清洗、等离子体灰化(plasma ashing)、干剥除及/或类似技术。在一些实施例中，从半导体基板100的顶表面到空腔900的底部的垂直深度E2超过半导体裸片102的厚度E1。在一个实施例中，从半导体基板100的顶表面到空腔900的底部的垂直深度E2可以在约50μm到约770μm的范围内，例如约720μm，且半导体裸片102的厚度E1可以在约20μm到约500μm的范围内，例如约50μm。

图3C示出了在半导体基板100的上表面、以及空腔900的侧壁和底表面上的薄膜层128的沉积。在一些实施例中，薄膜层128可以包含钛(titanium，Ti)或金(gold，Au)。薄膜层128可以通过物理气相沉积(PVD)及/或其他适合的方法来形成。在一些实施例中，空腔900可以具有与半导体基板100的顶表面有轮廓角度α的侧壁，且可因此在空腔900的侧壁上具有较佳的物理气相沉积(PVD)工艺步骤覆盖率。

图3D示出了将接合的半导体基板300放置于框架(frame)上，框架包括金属环与其上方的切割胶带(dicing tape)。在一些实施例中，接着可以利用所示的裸片切割(diesaw)将接合的半导体基板300切开，使其将晶片单粒化为个别的元件。

图4示出了另一个实施例，蚀刻工艺进行于接合的基板600上。接合的半导体基板600可以包括半导体基板400及半导体裸片402。接合的半导体基板600及接合的半导体基板300可以在以上关于图1A所讨论的特征上相似，其中类似的特征是利用类似的工艺所形成。在以上关于图1A所讨论的特征上，半导体基板400及半导体裸片402也可以分别与半导体基板100及半导体裸片102相似。为了简洁而省略这些特征的进一步描述。蚀刻工艺可以用于形成空腔1800。蚀刻工艺可以造成空腔1800具有与半导体基板400的顶表面有轮廓角度β的侧壁。所进行的蚀刻工艺可以包括第一蚀刻工艺，接着在第一蚀刻工艺后包括第二蚀刻工艺，其中第二蚀刻工艺在垂直及水平方向上两者蚀刻半导体基板400。第一蚀刻工艺在空腔1800中造成第一蚀刻部分，其具有线性表面的侧壁，上述侧壁具有从半导体基板400的顶表面起算的垂直深度D4。第一蚀刻工艺可以和以上关于图1C所描述的蚀刻工艺相似。举例而言，在第一蚀刻工艺时，钝化气体混合物(例如，C

第二蚀刻工艺发生于第一蚀刻工艺完成后，且在空腔1800中造成第二蚀刻部分，其具有非线性表面的侧壁。在第二蚀刻工艺时，钝化气体混合物(例如，C

图5示出了另一个实施例，蚀刻工艺进行于接合的半导体基板1000上。接合的半导体基板1000可以包括半导体基板500及半导体裸片502。接合的半导体基板1000及接合的半导体基板300可以在以上关于图1A所讨论的特征上相似，其中类似的特征是利用类似的工艺所形成。在以上关于图1A所讨论的特征上，半导体基板500及半导体裸片502也可以分别与半导体基板100及半导体裸片102相似。为了简洁而省略这些特征的进一步描述。蚀刻工艺可以用于形成空腔2700。所进行的蚀刻工艺可以包括第一蚀刻工艺，接着在第一蚀刻工艺后包括第二蚀刻工艺，其中第二蚀刻工艺在垂直及水平方向上两者蚀刻半导体基板500。第一蚀刻工艺在空腔2700中造成第一蚀刻部分，其具有线性表面的侧壁，上述侧壁具有从半导体基板500的顶表面起算的垂直深度D6。第一蚀刻部分可以具有与半导体基板500的顶表面有轮廓角度γ的侧壁。第一蚀刻工艺可以和以上关于图1C所描述的蚀刻工艺相似且可以使用相似的钝化气体混合物(例如，C

第二蚀刻工艺发生于第一蚀刻工艺完成后，且在空腔2700中造成第二蚀刻部分，其具有线性表面的侧壁，上述侧壁具有从侧壁上的第二蚀刻工艺开始的点测量至空腔2700的底部的垂直深度D7。第二蚀刻部分可以具有与平行于半导体基板500的顶表面的线有轮廓角度δ的侧壁，其中第一蚀刻部分的轮廓角度γ不等于第二蚀刻部分的轮廓角度δ。这个轮廓角度的差值可以通过变化第一蚀刻部分及第二蚀刻部分之间的钝化气体混合物(例如，C

利用图1A至图5中所示出的各种形成步骤，可以将背面空腔形成于装置(例如，发光二极管(LED)装置、微机电系统(MEMS)装置等)中。所描述的工艺及装置公开了用于干蚀刻的方法，上述方法应用于，但不限于形成具可控蚀刻轮廓角度的硅背面空腔。所公开的一或多个实施例的有利特征可以包含控制蚀刻轮廓角度以及提供较佳的沉积(例如，物理气相沉积(PVD))步骤覆盖率于背面空腔壁上的能力。另一个有利特征为，形成具有多于一种蚀刻轮廓角度的侧壁的背面空腔的能力。通过使用例如所公开的那些实施例中的一个实施例，对于硅晶片的特定的结晶方位的相依性较小，其中对于硅晶片的特定的结晶方位的相依性为例如在湿蚀刻工艺的情况。此外，一些实施例可以在背面空腔的形成时降低对于一或多层掩模层的需求，简化工艺且使其更有成本效益。

根据一个实施例，一种方法包括：将第一半导体基板的第一表面接合至第二半导体基板的第一表面；在第一半导体基板的第二表面上图案化掩模层以露出第一半导体基板的第一区，第二表面与第一表面相对；以及在第一半导体基板的第一区中形成空腔，其中形成空腔包括：供应钝化气体混合物，在空腔的底表面及多个侧壁上沉积钝化层，其中在钝化层的沉积时，钝化层在空腔的底表面上的沉积速率与钝化层在空腔的多个侧壁上的沉积速率相同；以及使用蚀刻气体蚀刻第一半导体基板的第一区，其中蚀刻气体是与钝化气体混合物同时供应，蚀刻第一半导体基板的第一区包括在垂直方向蚀刻的速率大于在水平方向蚀刻的速率。在一个实施例中，钝化气体混合物包括八氟环丁烷(C

根据又另一个实施例，一种方法包括：将第一半导体基板接合至第二半导体基板；在第一半导体基板的未接合的表面上图案化掩模层；以及使用掩模层作为图案化掩模以在第一半导体基板中蚀刻空腔，其中蚀刻空腔包括：通过激发钝化气体混合物以产生沉积等离子体，沉积等离子体在空腔的底表面及多个侧壁上沉积钝化层，其中钝化层在空腔的底表面上的沉积速率与钝化层在空腔的多个侧壁上的沉积速率相同；以及通过激发蚀刻气体以产生蚀刻等离子体，其中产生蚀刻等离子体与产生沉积等离子体同时发生，第一RF电源将多个离子从蚀刻等离子体加速至空腔的底表面，其中蚀刻等离子体的垂直蚀刻速率比蚀刻等离子体的水平蚀刻速率更显著。在一个实施例中，沉积钝化层包括沉积等离子体在空腔的底表面及多个侧壁上沉积聚合物层。在一个实施例中，第二RF电源激发钝化气体混合物及蚀刻气体。在一个实施例中，第一RF电源设置于第二半导体基板下方，且第二RF电源设置于第一半导体基板的未接合的表面上方。在一个实施例中，图案化掩模层包括在第一半导体基板的未接合的表面上图案化光刻胶层。在一个实施例中，方法还包括形成空腔的第一部分，空腔的第一部分具有线性的多个侧壁，空腔的第一部分的侧壁与第一半导体基板的顶表面具有轮廓角度，其中轮廓角度在55°到90°的范围内；以及形成空腔的第二部分，空腔的第二部分具有非线性的多个侧壁，空腔的第二部分的侧壁具有曲率半径R1，其中R1在200um到800um的范围内。在一个实施例中，形成空腔的第二部分包含随着时间逐渐增加第一RF电源的大小。在一个实施例中，在空腔的第一部分的形成时，C

根据一个实施例，一种半导体装置包括：第一半导体基板；第二半导体基板，接合至第一半导体基板；以及空腔，延伸穿过第一半导体基板，空腔包括：顶部，有具有第一侧壁轮廓的多个侧壁；以及底部，具有具有第二侧壁轮廓的多个侧壁，空腔的顶部的侧壁与第一半导体基板的顶表面具有第一轮廓角度，空腔的底部的侧壁与第一半导体基板的顶表面具有第二轮廓角度，其中第一轮廓角度与第二轮廓角度不同。在一个实施例中，第一半导体基板包括具有<100>、<110>、或<110>族的结晶方位的硅。在一个实施例中，第一轮廓角度及第二轮廓角度分别在55°到90°的范围内。

以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背随附的权利要求的精神和范围之下，做各式各样的改变、取代和替换。