半导体器件及其制造方法

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

半导体集成电路(IC)行业经历了指数级增长。在半导体IC设计中，标准单元方法通常用于芯片上半导体器件的设计。标准单元方法使用标准单元作为特定功能的抽象表示，以将数百万或数十亿个器件集成在单个芯片上。随着IC继续缩小规模，越来越多的器件集成到单个芯片中。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供收益。

发明内容

根据本发明实施例的一个方面，提供了一种半导体器件，包括：第一栅极结构；第一互连结构，设置在互连层中，互连层设置在第一栅极结构上方，其中，第一互连结构与第一栅极结构横向地移位；以及第二互连结构，设置在第一栅极结构和互连层之间，第二互连结构包括第一部分和第二部分。其中，第二互连结构的第一部分和第二部分在横向上彼此相邻，并且通过凹进第一部分在竖直方向上比第二部分短，其中，通过仅使第二互连结构的第一部分接触第一栅极结构并且仅使第二互连结构的第二部分接触第一互连结构，将第一栅极结构电耦接到第一互连结构。

根据本发明实施例的另一个方面，提供了一种半导体器件，包括：第一栅极结构，沿着第一横向方向延伸；第一互连结构，设置在第一栅极结构上方，沿着垂直于第一横向方向的第二横向方向延伸，第一互连结构包括通过第一介电结构彼此电隔离的第一部分和第二部分；第二互连结构，设置在第一栅极结构和第一互连结构之间，将第一栅极结构电耦接到第一互连结构的第一部分。其中，第二互连结构包括沿着垂直方向与第一栅极结构和介电结构对准的凹进部分。

根据本发明实施例的又一个方面，提供了一种用于制造半导体器件的方法，包括：形成由第一牺牲层覆盖的栅极结构和由第二牺牲层覆盖的源极/漏极结构；用第一互连结构代替第一牺牲层和第二牺牲层的上部部分；凹进第一互连结构的部分，其中，凹进部分与栅极结构垂直对准；用介电材料填充凹进部分以形成凹进介电结构；以及在第一互连结构上方形成第二互连结构，其中，通过与凹进介电结构垂直对准的介电结构将第二互连结构切割成多个部分。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的包括凹进互连结构的示例半导体器件的截面图。

图2示出了根据一些实施例的包括凹进互连结构的另一示例半导体器件的截面图。

图3示出了根据一些实施例的示例电路的电路图。

图4示出了根据一些实施例表示图3的电路的标准单元的示例布局设计。

图5示出了根据一些实施例由包括凹进互连结构的图4的布局设计的至少部分形成的半导体器件的截面图。

图6A和图6B示出了根据一些实施例代表图3的电路的标准单元的示例布局设计。

图7示出了根据一些实施例由包括凹进互连结构的图6A-图6B的布局设计的至少部分形成的半导体器件的立体图。

图8示出了根据一些实施例的制造半导体器件的方法的流程图。

图9示出了根据一些实施例的生成IC布局设计的系统的框图。

图10示出了根据一些实施例的IC制造系统的框图以及与其相关联的IC制造流程。

图11示出了根据一些实施例的用于形成包括凹进互连结构的半导体器件的示例性方法的流程图。

图12A、图12B、图12C、图12D、图12E、图12F、图12G、图12H、图12I、图12J、图12K、图12L和图12M示出了根据一些实施例通过图11的方法制造的示例半导体器件在各个制造阶段的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

通常，随着IC缩小的趋势，标准单元的面积应相应缩小。可以通过减小单元的单元宽度和/或单元的单元高度来按比例缩小标准单元的面积。单元宽度通常与单元可以包含的沿垂直方向延伸的多个栅极结构或部件(例如，通常称为“POLY”)的数量成比例；单元高度通常与该单元可包含的沿层级方向延伸的多个信号轨道的数量成比例。在减小单元高度(例如，通过减少信号轨道的数量)的同时，可能经受单元宽度(栅极结构的数量)增加，这可能不能有效地减小总面积。虽然可以迫使栅极结构的数量不变(例如，仅减少信号轨道的数量)，但是基于这种单元设计来制造半导体器件会遇到各种布线问题。例如，部分地由于缩短的单元宽度，可以形成(例如，切割)一个或多个互连结构以具有相对较短的宽度。当将互连结构(例如，通孔结构)落置在这种缩短的互连结构上时，这可能变得非常困难，这很可能导致单元的功能故障(例如，短路)。

本公开提供了可以由标准单元表示(或基于标准单元形成)的半导体器件的各种实施例。可以通过同时减小标准单元的单元高度和单元宽度来减小标准单元的面积，同时不受现有技术遇到的问题的影响。例如，半导体器件包括多个晶体管，每个晶体管包括各自的栅极结构和源极/漏极结构。栅极结构可以分别由单元的多个栅极部件限定，多个栅极部件与单元的单元宽度相关联。栅极结构和源极/漏极结构可以通过多个互连结构连接，多个互连结构分别由单元的多个信号轨道限定。如本文所公开的，半导体器件包括一个或多个凹进互连结构，每个凹进互连结构设置在至少一个对应的栅极结构和至少一个对应的互连结构之间。在一些实施例中，凹进互连结构可以包括填充有介电材料的部分或完全凹进部分。例如，包括部分凹进部分的凹进互连结构可以横向延伸或移位相应栅极结构的连接点，这导致相应的互连结构相应地移位。因此，不应将其他互连结构(例如，与连接到栅极结构的互连结构相邻的互连结构)切割成具有较短的横向宽度。这样，虽然减少了单元的栅极部件的数量和信号轨道的数量(从而减小了单元的总面积)，但是可以解决现有技术面临的上述问题。在一些其他实施例中，包括完全凹进部分的凹进互连结构可以使相应的导电结构(例如，连接到伪栅极结构和/或伪源极/漏极结构的一个或多个互连结构)的连接点垂直移位，这允许在凹进互连结构上方形成互连层中的互连结构。这样，可以有利地保留该互连层的布线资源。

参考图1，根据一些实施例，示出了包括凹进互连结构的半导体器件100的部分的截面图。可以理解的是，如图1所示，为了说明的目的，简化了半导体器件100，因此，半导体器件100可以包括各种合适的部件中的任何一种，仍然落在本公开的范围内。例如，半导体器件100可以包括多个晶体管(例如，平面互补金属氧化物半导体场效应晶体管(NMOSFET)、基于鳍的场效应晶体管(FinFET)、纳米片场效应晶体管、纳米线场效应晶体管)，而图1所示的实施例包括一些该结构时，每个晶体管由各自的栅极结构和源极/漏极结构(或源极/漏极区域)形成。

如图所示，半导体器件100包括形成在衬底(未示出)上方的第一栅极结构102、第二栅极结构104和第三栅极结构106。在一些实施例中，栅极结构102-106可以例如包括诸如一种或多种金属材料的导电材料、多晶硅材料等。应理解，虽然图1中未示出，栅极结构102-106中的每一个形成在一个或多个有源区(例如，一个或多个导电沟道)上，并且相应的源极/漏极结构/区域设置在栅极结构的侧面上以用作各自的晶体管。源极/漏极结构可以通过有源区来源极/漏极传导电流，有源区由栅极结构进行选通(例如，调制)。例如，栅极结构102-106中的每一个可以形成在FinFET的有源区上方(例如，跨在其上方)，以调制流过FinFET的电流。晶体管(和其他有源器件，例如电阻器、电容器等)的这种功能结构被统称为前端制程(FEOL)结构。栅极结构102-106嵌入在介电层108中。介电层108可例如以包括介电材料，诸如低k介电材料、超低k介电材料。这种介电层108通常被称为层间介电(ILD)层。

半导体器件100还包括形成在介电层108上方的互连结构116。在一些实施例中，互连结构116可以例如包括导电材料，诸如一种或多种金属材料。直接在栅极结构的上方形成的包含这种互连结构116的层有时被称为“M0”层。通常，在M0层中和上方形成的结构(例如，M1层、M2层等)被统称为后端制程(BEOL)结构。为了实现半导体器件100的预期功能，每个栅极结构102-106可以电耦接至一个或多个BEOL结构。例如，栅极结构102电耦接至互连结构116的互连结构116-1；栅极结构104电耦接到互连结构116的互连结构116-2。互连结构116-1和116-2可以沿着相同的信号轨道形成，并通过介电结构118彼此分离(例如，隔离)。

栅极结构102可以通过延伸穿过介电层108的互连结构110电耦接到互连结构116-1；并且，栅极结构104可以通过延伸穿过介电层108的互连结构112电耦接到互连结构116-2。在一些实施例中，互连结构110可以形成为通孔互连结构。将栅极结构连接到与栅极结构垂直对准的M0层中的互连结构的这种通孔互连结构110有时被称为“VG”。

根据本公开的各种实施例，可以形成将栅极结构连接到M0层中的不与栅极结构垂直对准(例如，从其横向移位)的互连结构的互连结构112，互连结构112包括凹进部分112-1和未凹进部分112-2。这样，互连结构112可以被称为部分凹进互连结构。凹进部分112-1和未凹进部分112-2可以形成为彼此邻接(或以其他方式相邻)的相应的通孔结构。凹进部分112-1的位置可能已经被用来形成通孔结构(通常称为“VG”)以将栅极结构104连接到M0层中的互连结构；并且未凹进部分112-2的位置可能已用于形成通孔结构(通常称为“VD”)以将源极/漏极互连结构(通常称为“MD”)连接到互连M0层中的结构。源极/漏极互连结构MD(图1的虚线所示)可以形成为将源极/漏极结构(例如，形成在栅极结构104的一侧上的源极/漏极结构)耦接到互连结构的上部层级(例如116-2)。这样的互连结构，例如VG、VD、MD，可以被统称为中端制程(MEOL)结构。在一些实施例中，凹进部分112-1和未凹进部分112-2的组合有时被称为“VG+VD”。

仍参考图1，更详细地，凹进部分112-1相对于未凹进部分112-2凹进以限定凹进113。在一些实施例中，凹进113可以通过未对准或移位相应的凹部112-1和非凹部112-2的顶部边界来限定。凹进113填充有介电材料以形成介电凹进结构114。两个部分112-1和112-2中的每一个都直接连接到栅极结构104或互连结构116-2。例如，凹进部分112-1仅与栅极结构104直接接触；未凹进部分112-2仅与互连结构116-2直接接触。在一些其他实施例中，凹进部分112-1可以通过设置在凹进部分112-1和栅极结构104之间的一个或多个导电层(例如，TaN层)耦接到栅极结构104。类似地，未凹进部分112-2可以通过设置在未凹进部分112-2和互连结构116-2之间的一个或多个导电层(例如，TaN层)耦接到互连结构116-2。

通过形成这种凹进互连结构112，栅极结构104的连接点(或通孔结构着陆点)可以从点“X”横向移动到点“Y”，如图1所示。这允许栅极结构104电连接到已经从栅极结构104横向移位的互连结构116-2。此外，通过在凹进部分112-1上方形成介电凹进结构114，栅极结构104可以与除互连结构116-2之外的任何其他互连结构(例如116-1)电隔离。这样，可以将互连结构116-2的横向宽度形成为足够大，这可以显着降低无法着陆于另一个互连结构(例如，将M0层116连接到通常称为“VIA0”的下一个上部互连层M1层的通孔结构)的可能性。在现有技术中，为了将栅极结构102和104分别连接到互连结构116-1和116-2，互连结构116-2的至少一端经常形成为与栅极结构104垂直对准，其可以显着缩短或挤压互连结构116-1的横向宽度。因此，可能会发生VIA0的未对准，这可能无法达到半导体器件100的原始功能。

参考图2，示出了根据一些实施例包括凹进互连结构的半导体器件200的部分的截面图。可以理解的是，为了说明的目的简化了图2，因此，如图2所示的半导体器件200可以包括各种合适的部件中的任何部件，仍保持在本公开的范围内。例如，半导体器件200可以包括多个晶体管(例如，平面互补金属氧化物半导体场效应晶体管(平面MOSFET)、基于鳍的场效应晶体管(FinFET)、纳米片场效应晶体管、纳米线场效应晶体管、互补场效应晶体管(CFET))，每个均由各自的栅极结构和源极/漏极结构(或源极/漏极区域)形成，而图2所示的实施例包括该结构中的一些。

如所示出的，半导体器件200包括形成在衬底(未示出)上方的第一栅极结构202、第二栅极结构204和第三栅极结构206。在一些实施例中，栅极结构202-206可以例如包括诸如一种或多种金属材料的导电材料、多晶硅材料等。虽然图2中未示出，每个栅极结构202-206形成在一个或多个有源区(例如，一个或多个导电沟道)上方，以调制各个晶体管。例如，每个栅极结构202-206可以形成在FinFET的有源区上方(例如，跨在FinFET的有源区上)，以调制流经FinFET的电流。

半导体器件200还包括在衬底上方的多个源极/漏极互连结构(MD)212、214、216和218。虽然在图2中未示出，每个MD 212-218形成在有源区(例如，外延生长的源极/漏极结构/区域)上方，以源和漏各自的晶体管。例如，MD 212和214可以连接到由栅极结构202选通的第一晶体管的源极结构和漏极结构，以分别源和漏第一晶体管；MD 214和MD 216可以连接到由栅极结构204选通的第二晶体管的源极结构和漏极结构，以分别源和漏第二晶体管；MD 216和MD 218可以连接到由栅极结构206选通的第三晶体管的源极结构和漏极结构，以分别源和漏第三晶体管。

栅极结构202-206和MD 212-218被嵌入在介电层208中。介电层208可以例如包括介电材料，诸如低k介电材料、超低k介电材料。这种介电层208通常被称为层间介电(ILD)层。在介电层208上方，可以形成互连结构210以连接栅极结构202-206和/或MD 212-218中的一个或多个。与互连结构116类似，包含互连结构210的层通常被称为M0层。

在特定情况下，由栅极结构204、源极/漏极结构214-216构成的第二晶体管可以用作半导体器件200中的伪晶体管。伪晶体管在半导体器件200的操作期间可以不具有有源功能。这样，栅极结构204和源极/漏极结构214-216可以通过互连结构220彼此连接。就这一点而言，根据一些实施例，互连结构220可以包括(或耦接到)凹进，例如221。凹进221填充有介电材料以形成介电凹进结构222。MD 212可以通过延伸穿过介电层208的互连结构232(在下文中称为“VD 232”)电耦接至互连结构210；MD 218可以通过延伸穿过介电层208的互连结构238(以下称为“VD 238”)电耦接到互连结构210。

互连结构220可以形成为包括一个或多个凹进部分220-1、220-2和220-3。这样，互连结构220可以被称为完全凹进互连结构。根据一些实施例，凹进部分220-1至220-3可以形成为彼此邻接(或以其他方式相邻)的相应的通孔结构。凹进部分220-1的位置可能已经被用于形成VD以将MD214连接到互连结构210；凹进部分220-2的位置可能已经被用于形成VG以将栅极结构204连接到互连结构210；并且凹进部分220-3的位置可能已经被用于形成VD以将MD 216连接到互连结构210。在一些实施例中，有时将凹进部分220-1至220-3的组合称为作为“VD+VG+VD”。

在现有技术中，构成伪晶体管的栅极结构204和源极/漏极结构214-216通过互连结构210的切割部分彼此连接。因此，为了连接MD 212和218，需要比M0层更上一层的互连层(例如，M1层)中的至少一个互连结构，这会极大地浪费在M1层处的布线资源。相反，通过形成凹进互连结构220，一个或多个互连结构(例如220-1、220-2、220-3)的连接点可以从点“X”垂直移动到点“Y”，如图2所示。这允许MD 212和218直接通过互连结构210彼此连接，这可以保留在更上一层互连层中的布线资源。

如上所述，通过形成用于连接FEOL导电结构(例如，图1的104)的公开的凹进互连结构(例如，图1的112)，FEOL导电结构的连接点可以在横向上移位以允许对应于FEOL的BEOL互连结构相应地横向移位。因此，可以将相邻的BEOL互连结构形成为具有足够大的着陆宽度。例如，当标准单元的尺寸越来越小时，这减轻了现有技术当前面临的各种布线问题。以下是基于采用凹进互连结构而构造的电路的各种示例布局设计。

首先参考图3，描绘了示例电路300的电路图。电路300包括与或反相(AND-OR-Invert，AOI)逻辑电路。AOI逻辑电路通常由一个或多个AND(与)门与一个或非(NOR)门的组合构成。如图3所示，电路300具有四个输入：A1、A2、B1和B2；以及一个输出ZN，配置为执行以下布尔函数：

在实施例中，晶体管302的漏极连接到晶体管304的源极；并且晶体管306的漏极连接到晶体管308的源极。晶体管302由配置为接收输入B1的互连结构选通，并且由第一电源电压(例如，VDD)提供电源；晶体管304由配置为接收输入A1的互连结构选通，并且向配置为提供输出ZN的互连结构耗电；晶体管306由配置为接收输入B2的互连结构选通，并由第一电源电压(例如，VDD)提供电源；晶体管308由被配置为接收输入A2的互连结构选通，并且向配置为提供输出ZN的互连结构耗电。晶体管310的漏极连接到晶体管304的漏极，并且也向配置为提供输出ZN的互连结构耗电。晶体管314的漏极连接到晶体管308的漏极，并且向配置为提供输出ZN的互连结构耗电。晶体管310由配置为接收输入A1的互连结构选通；晶体管314由配置为接收输入B1的互连结构选通。晶体管310的源极连接到晶体管312的漏极。晶体管312由配置为接收输入端A2的互连结构选通，并且由第二电源电压(例如，VSS)提供电源；晶体管316由被配置为接收输入B2的互连结构选通，并由第二电源电压(例如，VSS)提供电源。

参考图4，根据一些实施例，描绘了标准单元的示例布局设计400。布局设计400可以用于制造用作图3的电路300的半导体器件的至少部分(例如，图5中的500)。通过采用本文公开的凹进互连结构，可以减小布局设计400(或标准单元)的尺寸(例如，面积)，同时不受上述布线问题的影响。例如，标准单元的单元宽度可以减小为与相对较少数量的栅极结构(例如，5个或更少的栅极结构空间)成比例，并且标准单元的单元高度可以减小为与相对较少的信号轨道(例如3个或更少的M0互连结构空间)成比例。

与布局设计400相对应的半导体器件可以基于沿着有源区的单个层级形成晶体管302-316的各个有源特征来制造。这样的有源区可以是一个或多个三维场效应晶体管(例如，FinFET，包括纳米片晶体管和纳米线晶体管的环绕栅(GAA)晶体管)的鳍状区域、或一个或多个平面金属氧化物半导体场效应晶体管(MOSFET)的氧化物定义(OD)区域，其中有源区可以用作各个晶体管的源极或漏极。在本公开的一些实施例中，多个有源区的术语“单个层级”可以被称为沿单个横向平面形成的有源区。

在图4中，布局设计400包括图案402和404。图案402和404可以沿着X方向延伸，其被配置为在衬底上方形成有源区，分别在下文中称为“有源区402”和“有源区404”。有源区402可以具有第一导电类型的部件，并且有源区404可以具有第二导电类型的部件。例如，有源区402包括p型掺杂区，并且有源区404包括n型掺杂区。布局设计400可用于形成各种配置的晶体管302-316。在将晶体管302-316形成为FinFET的一个示例中，有源区402可以形成为在衬底上方的基于p型基于鳍的结构，并且有源区404可以形成为在衬底上方的n型基于鳍的结构。在将晶体管302-316形成为纳米片晶体管的另一示例中，可以将有源区402形成为一个或多个彼此堆叠在衬底的顶部上方的p型纳米片，并且可以将有源区404形成为一个或多个堆叠在衬底的顶部上方的n型纳米片。在将晶体管302-316形成为平面MOSFET的又一示例中，有源区402可以形成为凹进在衬底中的p型区，并且有源区404可以形成为凹进在衬底中的n型区。

布局设计400包括图案406、408、410、412、414和416。图案406、408、410、412、414和416可以沿着Y方向延伸，其被配置为形成栅极结构。下文分别称为“栅极结构406”、“栅极结构408”、“栅极结构410”、“栅极结构412”、“栅极结构414”和“栅极结构416”。栅极结构406可以沿着或超过布局设计400(或单元)的第一边界设置设置，并且栅极结构416可以沿着或超过布局设计400(或单元)的第二边界设置。栅极结构406和416可以不提供电路径或传导路径，并且可以防止或至少减少/最小化跨过组件的电流泄漏，栅极结构406和416位于组件之间。栅极结构406和416可以包括伪多晶硅线，有时将其称为PODE。由一种或多种导电材料(例如，一种或多种多晶硅、一种或多种金属)形成的其余栅极结构408-414中的每一个可以覆盖有源区402和404的各个部分以限定晶体管302-316中的一个。

例如，栅极结构408的覆盖有源区402的部分可以限定晶体管308的栅极，并且有源区402的布置在栅极结构408的左侧和右侧的部分可以分别限定晶体管308的源极和漏极。栅极结构410的覆盖有源区402的部分可以限定晶体管304的栅极，并且有源区402的布置在栅极结构410的左侧和右侧的部分可以分别限定晶体管304的漏极和源极。栅极结构412的覆盖有源区402的部分可以限定晶体管302的栅极，并且有源区402的布置在栅极结构412的左侧和右侧的部分可以分别限定晶体管302的漏极和源极。栅极结构414的覆盖有源区402的部分可以限定晶体管306的栅极，并且有源区402的布置在栅极结构414的左侧和右侧的部分可以分别限定晶体管306的源极和漏极。栅极结构408的覆盖有源区404的部分可以限定晶体管312的栅极，并且有源区404的布置在栅极结构408的左侧和右侧的部分可以分别限定晶体管312的源极和漏极。栅极结构410的覆盖有源区404的部分可以限定晶体管310的栅极，并且有源区404的布置在栅极结构410的左侧和右侧的部分可以分别限定晶体管310的源极和漏极。栅极结构412的覆盖有源区404的部分可以限定晶体管314的栅极，并且有源区404的布置在栅极结构412的左侧和右侧的部分可以分别限定晶体管314的漏极和源极。栅极结构414的覆盖有源区404的部分可以限定晶体管316的栅极，并且有源区404的布置在栅极结构414的左侧和右侧的部分可以分别限定晶体管316的漏极和源极。

布局设计400包括图案420、422、424、426、428、430、432、434和436。图案420、422、424、426、428、430、432、434和436可以沿着Y方向延伸，其被配置为形成源极/漏极互连结构(例如，MD)，以下称为“MD 420”、“MD 422”、“MD 424”、“MD 426”、“MD 428”、“MD 430”、“MD432”、“MD 434”和“MD 436”。MD 420-436中的每一个可以通过通孔互连结构将对应的晶体管的源极或漏极电耦接到互连结构。

布局设计400包括图案440、442、444、446、448、450、452、454和456。图案440、442、444、446、448、450、452、454和456可以配置为形成通孔互连结构(例如，VD)，以下称为“VD440”、“VD 442”、“VD 444”、“VD 446”、“VD 448”、“VD 450”、“VD 452”、“VD”454”和“VD456”。除了VD 452之外，每个VD 440-456可以沿着垂直方向(例如，垂直于X方向和Y方向的方向)延伸相应的高度，以将对应的MD电耦接到互连结构。

布局设计400包括图案458、460、462和464。图案458、460、462和464可以配置为形成通孔互连结构(例如，VG)，下文中称为“VG 458”、“VG 460”、“VG 462”和“VG 464”。除了VG460，每个VG 458-464可以沿着垂直方向(例如，垂直于X方向和Y方向的方向)延伸相应的高度，以便将相应的栅极结构耦接到互连结构。在一些实施例中，图案452和460可以彼此部分重叠以形成VD和VG的组合，以下称为“VD+VG 491”。此外，布局设计400包括与图案452和460的各个部分重叠的图案461，以通过用介电材料填充VD+VG 491的凹进的上部部分来形成介电凹进结构(在下文中称为“凹进461”)。

布局设计400包括图案470、472、474、476和478。图案470、472、474、476和478可以沿着X方向延伸，并配置为形成在衬底上方的互连结构(例如，M0信号轨道或电源轨)，以下分别称为“电源轨470”、“M0轨道472”、“M0轨道474”、“M0轨道476”和“电源轨478”。在一些实施例中，沿着或超过布局设计(单元)的第三边界设置的电源轨470可以被配置为承载第一电源电压(例如，VDD)；以及沿着或超过布局设计(单元)的第四边界设置的电源轨478可以被配置为承载第二电源电压(例如，VSS)。为了如图3所示连接晶体管302-316，可以通过一个或多个M0切口图案将一些M0轨道“切割”成多个部分。例如，可以通过切口图案465(以下称为“切口M0465”)将M0轨道474切割成M0轨道部分474-1和474-2。并且可以分别通过切口图案467(以下称为“切口M0467”)和切口图案463(以下称为“切口M0463”)将M0轨道476切割成M0轨道部分476-1、476-2和476-3。在一些实施例中，切口M0463、465和467可以用介电材料填充或重新填充，以使对应的M0轨道部分彼此电隔离。

布局设计400(图4)和电路300(图3)之间的对应关系可以通过以下讨论进一步说明。例如，有源区402的在栅极结构412的右侧上的部分(晶体管302的源极)和有源区402的在栅极结构414的左侧上的部分两者通过MD 426和VD 446电耦接到电源轨470(VDD)。有源区404在栅极结构410的右侧的部分(晶体管310的漏极)和有源区404在栅极结构412的左侧的部分(晶体管314的漏极)电耦接到M0信号轨道474，M0信号轨道474可以连接到互连结构，互连结构配置为通过MD 432和VD 454提供设置在更上一个互连层(例如M1层)处的输出ZN。有源区404在栅极结构408的左侧的部分(晶体管312的源极)通过MD 436和VD 456电连接到VSS(电源轨478)。

参考图5，描绘了根据一些实施例根据布局设计400制造的上述半导体器件500的部分的截面图。可以理解的是，图5所示的半导体器件500不是用作电路300(图3)的完整的半导体器件。例如，图5中的截面图为图5描绘了根据布局设计的部分400’制造的半导体器件500的部分。如图5所示，栅极结构410、412和414设置在有源区404上方，以分别形成晶体管310的栅极，晶体管314的栅极和晶体管316的栅极，其中晶体管310的源极(以下称为“源极/漏极区502”)、晶体管310的漏极和晶体管314的漏极(在下文中称为“源极/漏极区504”)以及晶体管314的源极和晶体管316的漏极(在下文中称为“源极/漏极区506”)形成在有源区404中。根据图4的布局设计400'，连接到源极/漏极区502的MD 434设置在栅极结构410的左侧。MD434可以与切口M0467垂直对准。栅极结构410通过VG462连接到M0轨道部分476-2。连接到源极/漏极区504的MD 432设置在栅极结构410的右侧，但是不连接到M0轨道部分476-2。栅极结构412通过VG 460和VD 452(VD+VG 491)的组合连接到M0轨道部分476-3，其中凹进461填充VD+VG 491的组合的上部部分。因此，凹进461的至少部分与切口M0463(填充有介电材料)和栅极结构412垂直对准。这样，栅极结构412可以电耦接到M0轨道部分476-3，同时与一个或多个其他M0轨道部分(例如476-2)电隔离。此外，VD+VG 491通过介电部件508与源极/漏极区506电隔离。

通过凹进VD+VG 491，可以使栅极结构412的连接点从大约形成栅极结构412的位置横向偏移到大约在形成源极/漏极区506的位置。切口M0463可以相应地从大约形成MD432的位置移动到大约形成栅极结构412的位置。这样，M0轨道部分476-2的横向宽度“W”将不被挤压。在一些实施例中，宽度W可以保持在相邻的栅极结构之间(例如，在410和412之间)的距离“D”的至少1.5倍。

再次参考图4，布局设计400包括图案481、483、485、487和489。图案481、483、485、487和489可以配置形成为在各个M0轨道上方的通孔互连结构(例如，VIA0)，下文分别称为“VIA0481”、“VIA0483”、“VIA0485”、“VIA0487”和“VIA0489”。每个VIA0481-489可以沿垂直方向(例如，垂直于X方向和Y方向的方向)延伸相应的高度，以便将相应的M0轨道电耦接到更上一个互连结构层(例如，M1层)处的互连结构。

布局设计400包括图案480、482、484、486和488。图案480、482、484、486和488可以被配置为在更上一个互连结构层M1处的互连结构(例如，M1轨道)，以下分别称为“M1轨道480”、“M1轨道482”、“M1轨道484”、“M1轨道486”和“M1轨道488”。M1轨道480-488中的每一个可以被配置为接收输入A1、A2、B1和B2中的一个(图3)，或者提供输出ZN(图3)。例如，M1轨道480被配置用于接收输入B2。从M1轨道480、通过VIA0481、再通过M0轨道474、再通过VG 458，输入B2可以耦接到栅极结构414(晶体管306和316的栅极)。在另一个示例中，M1轨道482被配置用于接收输入B1。从M1轨道482、通过M0轨道476、然后通过VD+VG 491，输入B1可以耦接到栅极结构412(晶体管302和314的栅极)。

参考图6A和图6B，分别示出了根据一些实施例的标准单元的示例布局设计600A和600B。布局设计600A和600B可以用于制造用作图3的电路300的半导体器件的至少部分(例如，图7中的700)。通过采用本文公开的凹进互连结构，可以减小布局设计600A和600B(或标准单元)的尺寸(例如，面积)，同时不受上述布线问题的影响。例如，标准单元的单元宽度可以减小为与相对较少数量的栅极结构(例如，5个或更少的栅极结构空间)成比例，并且标准单元的单元高度可以减小为与相对较少的信号轨道(例如3个或更少的M0互连结构空间)成比例。

可以基于沿着有源区的第一层级形成具有第一导电类型的晶体管302-308的各个有源部件、沿着有源区的第二层级形成具有第二导电类型的晶体管310-316的各个有源部件中的一个来制造与布局设计600A和600B相对应的半导体器件。第一层级和第二层级可以彼此垂直对准。将不同的导电类型的晶体管置于两个垂直对齐的层级的结构/配置有时称为互补场效应晶体管(CFET)配置。在一些实施例中，这种CFET的电源轨可以设置在形成第一或第二导电类型的晶体管中的一个的上层上方，或者设置在形成第一或第二导电类型的晶体管中的另一个的下层下方。当将电源轨放置在较低层级以下时，CFET通常被称为具有埋入电源的CFET。通过埋入电源轨，可以将相应单元的面积(例如，单元高度)进一步减小例如大约30％至40％。如图7所示，半导体器件700提供了这种具有埋入电源的CFET的示例。

图7提供了根据一些实施例的基于布局设计600A和600B制成的半导体器件700的透视图。因此，将结合图6A和图6B讨论布局设计600A和600B。可以理解的是，图7的半导体器件700包括金属层700。为了说明的目的已经简化了图7，并且因此，布局设计600A和600B中包括的一些部件征/区域/结构可能未在图7中示出。

如图6A所示，布局设计600A包括图案604。图案604可以沿着X方向延伸，其被配置为在衬底上的较低层级上形成有源区，以下称为“有源区604”。有源区604可以具有第一导电类型的部件。例如，有源区604包括n型掺杂区。有源区604可以形成各种配置的晶体管310-316，例如FinFET、纳米片晶体管等。

布局设计600A包括图案612、614、616、618、620和622。图案612、614、616、618、620和622可以沿着Y方向延伸，其被配置为形成在较低层级处的栅极结构，以下分别称为“栅极结构612”、“栅极结构614”、“栅极结构616”、“栅极结构618”、“栅极结构620”和“栅极结构622”。栅极结构612可以沿着或超过布局设计600A(或单元)的第一边界设置，并且栅极结构622可以沿着或超过布局设计600A(或单元)的第二边界设置。栅极结构612和622可以不提供电路径或传导路径，并且可以防止或至少减少/最小化跨越组件的电流泄漏，栅极结构612和622位于组件之间。栅极结构612和622可以包括伪多晶硅线，有时将其称为PODE。由一种或多种导电材料(例如，一种或多种多晶硅、一种或多种金属)形成的每个剩余的栅极结构614-620可以覆盖有源区604的各个部分以限定晶体管310-316中的一个。

例如，栅极结构614的覆盖有源区604的部分可以限定晶体管316的栅极，并且有源区604的设置在栅极结构614的左侧和右侧的部分可以分别限定晶体管316的源极和漏极。栅极结构616的覆盖有源区604的部分可以限定晶体管314的栅极，并且有源区604的设置在栅极结构616的左侧和右侧的部分可以分别限定晶体管314的源极和漏极。栅极结构618的覆盖有源区604的部分可以限定晶体管310的栅极，并且有源区604的设置在栅极结构618的左侧和右侧的部分可以分别限定晶体管310的漏极和源极。栅极结构620的覆盖有源区604的部分可以限定晶体管312的栅极，并且有源区604的设置在栅极结构620的左侧和右侧的部分可以分别限定晶体管312的源极和漏极。

布局设计600A包括图案601和603。图案601和603可以沿X方向延伸，被配置为在衬底上形成电源轨，以下分别称为“电源轨601”和“电源轨603”。在一些实施例中，沿着布局设计(单元)的第三边界布置的电源轨601可以被配置为承载第一电源电压(例如，VDD)；沿着布局设计(单元)的第四边界设置的电源线603可以被配置为承载第二电源电压(例如，VSS)。在一些实施例中，电源轨601和603可以设置在有源区604下方。

布局设计600A包括图案624、626、628、630和632。图案624、626、628、630和632可以沿Y方向延伸，并配置为形成源极/漏极互连结构(例如MD)，以下称为“MD 624”、“MD 626”、“MD 628”、“MD 630”和“MD 632”。MD 624、628和632中的每一个可以通过通孔互连结构将对应的晶体管的源极或漏极电耦接到互连结构。

布局设计600A包括图案634、636、638和640。图案634、636、638和640可配置为形成通孔互连结构(例如VD)，以下称为“VD 634”、“VD 636”、“VD 638”和“VD 640”。VD 634-640中的每个可以沿着竖直方向(例如，垂直于X方向和Y方向的方向)延伸各自的高度，以将对应的MD电耦接到互连结构或电源轨。例如，在图7的透视图中，VD 634可以垂直延伸(例如，沿着Z方向)，以将MD 624电耦接到电源轨603(图7中未示出)；VD 638可以垂直延伸(例如，沿着Z方向)，以将电源轨601(图7中未示出)电耦接到上层的互连结构(例如，MD 662)；VD636可以垂直延伸(例如，沿着Z方向)，以将MD 632电耦接到电源轨603(图7中未示出)。

参考图6B，布局设计600B包括图案644。图案644可以沿着X方向延伸，其被配置为在衬底上的上层形成有源区，以下称为“有源区644”。有源区644可以具有第二导电类型的部件。例如，有源区644包括p型掺杂区。有源区644可以形成各种配置的晶体管302-308，例如FinFET、纳米片晶体管等。

布局设计600B包括图案646、648、650、652、654和656。图案646、648、650、652、654和656可以沿着Y方向延伸，其被配置为在上层形成栅极结构，以下分别称为“栅极结构646”、“栅极结构648”、“栅极结构650”、“栅极结构652”、“栅极结构654”和“栅极结构656”。在一些实施例中，栅极结构646、648、650、652、654和656可以分别与栅极结构612、614、616、616、618、620和622垂直对准(和/或电耦接)。如图7所示，在一些实施例中，栅极结构646、648、650、652、654和656可以分别与栅极结构612、614、616、618、620和622一体地合并。因此，栅极结构646和656可以形成为PODE。由一种或多种导电材料(例如，一种或多种多晶硅、一种或多种金属)形成的每个剩余的栅极结构648-654可以覆盖有源区644的各个部分以限定晶体管302-308中的一个。

例如，栅极结构648的覆盖有源区644的部分可以限定晶体管306的栅极，并且有源区644的布置在栅极结构648的左侧和右侧的部分可以分别限定晶体管306的漏极和源极。栅极结构650的覆盖有源区644的部分可以限定晶体管302的栅极，并且有源区644的布置在栅极结构650的左侧和右侧的部分可以分别限定晶体管314的源极和漏极。栅极结构652的覆盖有源区644的部分可以限定晶体管304的栅极，并且有源区644的布置在栅极结构652的左侧和右侧的部分可以分别限定晶体管304的源极和漏极。栅极结构654的覆盖有源区644的部分可以限定晶体管308的栅极，并且有源区644的布置在栅极结构654的左侧和右侧的部分可以分别限定晶体管308的漏极和源极。

布局设计600B包括图案660、662、664、666和668。图案660、662、664、666和668可以沿着Y方向延伸，其被配置为形成源极/漏极互连结构(例如，MD)，以下简称“MD 660”、“MD662”、“MD 664”、“MD 666”和“MD 668”。MD 660、662、664、666和668中的每一个可以通过通孔互连结构将相应的晶体管的源极或漏极电耦接到互连结构。

布局设计600B包括图案670、672、674、676和678。图案670、672、674、676和678可配置为形成通孔互连结构(例如VD)，以下称为“VD 670”、“VD 672”、“VD 674”、“VD 676”和“VD678”。除了VD 672之外，每个VD 670-678可以沿着垂直方向(例如，垂直于X方向和Y方向的方向)延伸各自的高度，以便将对应的MD电耦接到互连结构。

布局设计600B包括图案680、682、684和686。图案680、682、684和686可以被配置为形成通孔互连结构(例如，VG)，以下称为“VG 680”、“VG 682”、“VG 684”和“VG 686”。除了VG682之外，每个VG 680-686可以沿着垂直方向(例如，垂直于X方向和Y方向的方向)延伸相应的高度，以便将相应的栅极结构耦接到互连结构。在一些实施例中，图案672和682可以彼此部分重叠以形成VD和VG的组合，以下称为“VD+VG 691”。此外，布局设计600B包括与图案672和682的各个部分重叠的图案683，以通过用介电材料填充VD+VG 691的凹进的上部部分来形成介电凹进结构(以下称为“凹进683”)。

布局设计600B包括图案688、689和690。图案688、689和690可以沿着X方向延伸，其被配置为在有源区644上形成互连结构(例如，M0信号轨道)，以下分别称为“M0轨道688”、“M0轨道689”和“M0轨道690”。为了如图3所示连接晶体管302-316，可以通过一个或多个M0切口图案将一些M0轨道“切割”成多个部分。例如，可以通过切口图案693(以下称为“切口M0693”)将M0轨道688切割成M0轨道部分688-1和688-2。M0轨道690可以通过相同的切口图案693和切口图案463(以下称为“切口M0463”)被切割成M0轨道部分690-1、690-2和690-3。在一些实施例中，切口M0693和694可以用介电材料填充或重新填充，以使对应的M0轨道部分彼此电隔离。

布局设计600A和600B(图6A和图6B)与电路300(图3)之间的对应关系可以通过对图7的半导体器件700的讨论来进一步说明。例如，栅极结构650(晶体管302的栅极)通过VD+VG 691电耦接至M0轨道部分690-1。栅极结构652(晶体管304的栅极)通过VG684电耦接至M0轨道部分690-2。作为又一代表性示例，栅极结构654(晶体管308的栅极)通过VG 686电耦接至M0轨道部分690-3。栅极结构648(晶体管306的栅极)通过VG 680电耦接到M0轨道部分688-1。有源区644的在栅极结构652的右侧(晶体管304的漏极)和有源区644的在栅极结构654的左侧的部分(晶体管308的漏极)都通过MD 666和VD 676电耦接到M0轨道部分688-2。有源区604的栅极结构616的右侧部分(晶体管314的漏极)和有源区604的栅极结构618的左侧部分(晶体管310的漏极)通过MD 628和VD 640电耦接到M0轨道部分688-2。

在一些实施例中，通过使VD+VG 691凹进，可以将栅极结构650的连接点从大约在形成栅极结构650的位置横向移到大约在形成晶体管302的源极的位置(在栅极结构302的左手侧)。切口M0693可以相应地从形成MD 662的大约位置移动到形成栅极结构650的大约位置。这样，M0轨道部分690-2的横向宽度将不被挤压，并且可以表征为具有足够大的着陆宽度(例如，等于或大于相邻的栅极结构之间的距离的1.5倍)。

在图6B中，布局设计600B包括图案671、673、675、677和679。图案671、673、675、677和679可以被配置为在各个M0轨道上形成通孔互连结构(例如，VIA0)，以下分别为“VIA0671”、“VIA0673”、“VIA0675”、“VIA0677”和“VIA0679”。每个VIA0671、673、675、677和679可以沿着垂直方向(例如，垂直于X方向和Y方向的方向)延伸相应的高度，以将相应的M0轨道电耦接到在更上一个互连层(例如，M1层)处的互连结构。

布局设计600B包括图案681、683、685、687和689。图案681、683、685、687和689可以被配置为在下一个上互连处形成互连结构(例如，M1轨道)。层M1，以下分别称为“M1轨道681”、“M1轨道683”，“M1轨道685”、“M1轨道687”和“M1轨道689”。M1轨道681、683、685、687和689中的每一个都可以配置为接收输入A1、A2、B1和B2中的一个(图3)，或提供输出ZN(图3)。例如，M1轨道683被配置用于接收输入B2。从B1轨道683到VIA0673、再通过M0轨道688、然后通过VG 680，输入B2可以耦接到栅极结构648(晶体管306的栅极)和栅极结构614(晶体管316的栅极)。在另一示例中，M1轨道681被配置用于接收输入B1。输入B1可以从M1轨道681、并通过VD+VG 691耦接到栅极结构650(晶体管302的栅极)和栅极结构616(晶体管314的栅极)。

图8是根据一些实施例的形成或制造半导体器件的方法800的流程图。应该理解的是，可以在图8所示的方法800之前、之中和/或之后执行附加的操作在一些实施例中，根据本文公开的各种布局设计，方法800可用于形成半导体器件。

在方法800的操作810中，生成半导体器件的布局设计。操作810由配置为执行用于生成布局设计的指令的处理器件(例如，处理器902(图9))执行。在一种方法中，通过经由用户界面放置一个或多个标准单元的布局设计来生成布局设计。在一种方法中，布局设计由处理器执行合成工具自动生成，该综合工具将逻辑设计(例如，Verilog)转换为相应的布局设计。在一些实施例中，以图形数据库系统(GDSII)文件格式呈现布局设计。

在方法800的操作820中，基于布局设计来制造半导体器件。在一些实施例中，方法800的操作820包括：基于布局设计来制造至少一个掩模；以及基于所述至少一个掩模来制造半导体器件。将关于图1的方法1100讨论操作820的多个示例制造操作。

图9是根据一些实施例的用于设计和制造IC布局设计的系统900的示意图。系统900生成或放置一个或多个本文所述的IC布局设计。在一些实施例中，系统900基于本文所述的一种或多种IC布局设计来制造一种或多种半导体器件。系统900包括硬件处理器902和非暂时性计算机可读存储介质904，该计算机可读存储介质904编码有例如存储计算机程序代码906(例如，一组可执行指令)。计算机可读存储介质904被配置为与用于制造半导体器件的制造机器接口。处理器902通过总线908电耦接到计算机可读存储介质904。处理器902还通过总线908电耦接到I/O接口910。网络接口912也通过总线电耦接到处理器902。网络接口912连接到网络914，以便处理器902和计算机可读存储介质904能够通过网络914连接到外部元件。处理器902配置为执行编码在计算机可读代码中的计算机程序代码906存储介质904，以使系统900可用于执行方法800中所述的部分或全部操作。

在一些实施例中，处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质904是电、磁、光、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质904包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质904包括光盘只读存储器(CD-ROM)、光盘读/写光盘(CD-R/W)和/或数字视频盘(DVD)。

在一些实施例中，存储介质904存储被配置为使系统900执行方法800的计算机程序代码906。在一些实施例中，存储介质904还存储执行方法800所需的信息以及在执行期间生成的信息(例如布局设计916、用户界面918、制造单元920和/或一组可执行指令)以执行方法800的操作。

在一些实施例中，存储介质904存储用于与制造机器对接的指令(例如，计算机程序代码906)使处理器902能够生成制造机器可读的制造指令，以在制造过程中有效地实施方法800。

系统900包括I/O接口910。I/O接口910耦接到外部电路。在一些实施例中，I/O接口910包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传达给处理器902。

系统900还包括耦接到处理器902的网络接口912。网络接口912允许系统900与连接一个或多个其他计算机系统的网络914通信。网络接口912包括无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；以及或有线网络接口，例如ETHERNET、USB或IEEE-13154。在一些实施例中，方法800在两个或更多个系统900中实现，并且诸如布局设计，用户界面和制造单元之类的信息通过网络914在不同系统900之间交换。

系统900被配置为通过I/O接口910或网络接口912接收与布局设计有关的信息。该信息通过总线908被传送到处理器902，以确定用于生产IC的布局设计。然后将布局设计作为布局设计916存储在计算机可读介质904中。系统900配置为通过I/O接口910或网络接口912接收与用户接口有关的信息。该信息作为用户存储在计算机可读介质904中接口900。系统900被配置为通过I/O接口910或网络接口912接收与制造单元有关的信息。该信息作为制造单元920存储在计算机可读介质904中。在一些实施例中，制造单元920包括制造系统900利用的信息。

在一些实施例中，方法800被实现为用于由处理器执行的独立软件应用。在一些实施例中，方法800被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，方法800被实现为软件应用程序的插件。在一些实施例中，方法800被实现为作为EDA工具的部分的软件应用。在一些实施例中，方法800被实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成集成电路器件的布局设计。在一些实施例中，布局设计被存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可从CADENCE DESIGNSYSTEMS，Inc.获得的VIRTUOSO之类的工具或另一种合适的布局生成工具来生成布局设计。在一些实施例中，基于基于原理图设计创建的网表来生成布局设计。在一些实施例中，方法800由制造器件实施，以使用基于由系统900生成的一个或多个布局设计制造的一组掩模来制造集成电路。在一些实施例中，系统900是用于制造集成电路的制造器件。使用基于本公开的一个或多个布局设计制造的一组掩模。在一些实施例中，图9的系统900产生比其他方法小的IC的布局设计。在一些实施例中，图9的系统900产生了比其他方法占据更少面积的半导体器件的布局设计。

图10是根据本公开的至少一个实施例的集成电路(IC)/半导体器件制造系统1000以及与其相关联的IC制造流程的框图。

参考图10，IC制造系统1000包括诸如设计室1020、掩模室1030和IC制造商/制造厂商(“fab”)1040之类的实体，它们在设计、开发和制造周期中和/或与制造IC器件1700有关的服务或服务。系统1000中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室1020、掩模室1030和IC fab1040中的两个或更多个由单个公司拥有。在一些实施例中，设计室1020、掩模室1030和ICfab 1040中的两个或更多个在公共设施中共存并使用公共资源。

设计院(或设计团队)1020生成IC设计布局1022。IC设计布局1022包括为IC器件1060设计的各种几何图案。几何图案对应于构成金属、氧化物或半导体层的图案、将要制造的IC器件1060的各种组件、各个层组合形成各种IC功能。例如，IC设计布局1022的部分包括各种IC部件，例如有源区、栅电极、源电极和漏电极、层间互连的金属线或通孔接触件、以及用于形成焊盘的开口、半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室1020实施适当的设计过程以形成IC设计布局1022。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局1022被呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局1022可以以GDSII文件格式或DFII文件格式表达。

掩模室1030包括掩模数据准备1032和掩模制造1034。掩模室1030使用IC设计布局1022来制造一个或多个掩模，掩模用于根据IC设计布局1022来制造IC器件1060的各个层。室1030执行掩模数据准备1032，其中IC设计布局1022被翻译成代表性数据文件(“RDF”)。掩模数据准备1032向掩模制造1034提供RDF。掩模制造1034包括掩模写入器。掩模写入器将RDF转换为衬底(例如掩模(掩模版)或半导体晶圆)上的图像。通过掩模数据准备1032来操纵设计布局，以符合掩模写入器的特定特性和/或IC fab 1040的要求。参考图10，掩模数据准备1032和掩模制造1034被示为单独的元件。在一些实施例中，掩模数据准备1032和掩模制造1034可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1032包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉、其他处理效果等引起的那些图像误差。OPC调整IC设计布局1022。在一些实施例中，掩模数据准备1032包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等、或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。

在一些实施例中，掩模数据准备1032包括掩模规则检查器(MRC)，该掩模规则检查器用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则包含一些几何和/或连接性限制以确保足够余量，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1034期间的限制，这可以撤销由OPC执行的修改的部分以满足掩模创建规则。

在一些实施例中，掩模数据准备1032包括光刻工艺检查(LPC)，其模拟将由IC fab1040实施以制造IC器件1060的工艺。LPC基于IC设计布局1022来仿真该工艺以创建仿真的制造品。LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关的参数，与用于制造IC的工具相关的参数和/或制造过程的其他方面。LPC考虑了各种因素，例如航拍图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在LPC已经创建了模拟的制造器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则可以重复OPC和/或MRC以进一步完善IC设计布局1022。

应当理解，为了清楚起见，掩模数据准备1032的以上描述已被简化。在一些实施例中，掩模数据准备1032包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局。另外，可以以各种不同的顺序执行在掩模数据准备1032期间应用于IC设计布局1022的处理。

在掩模数据准备1032之后和掩模制造1034期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，基于修改的IC设计布局，电子束(电子束)或多个电子束的机制用于在掩模(光掩模或掩模版)上形成图案。掩模可以以各种技术形成。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如紫外线(UV)束)、被不透明区域阻挡并且透射通过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。在另一个示例中，使用相移技术形成掩模。在相移掩模(PSM)中，在掩模上形成的图案中的各种部件被配置为具有适当的相位差，以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1734产生的掩模被用于多种工艺中。例如，在离子注入过程中使用这样的掩模，以在半导体晶圆中形成各种掺杂区域，在蚀刻过程中使用这种掩模，以在半导体晶圆中形成各种蚀刻区域，和/或在其他合适的过程中使用。

IC fab 1040是一种IC制造实体，包括一个或多个制造设施，用于制造各种不同的IC产品。在一些实施例中，IC fab 1040是半导体铸造厂。例如，可能有一个制造工厂用于多个IC产品的前端制造(前端制程(FEOL))，而第二个制造工厂可以为互连和封装提供IC产品后端制造(后端制程(BEOL)的制造)，第三制造工厂可能会为铸造实体提供其他服务。

IC fab 1040使用由掩模室1030制造的一个或多个掩模来制造IC器件1060。因此，IC fab 1040至少间接地使用IC设计布局1022来制造IC器件1060。在一些实施例中，IC晶圆厂1040使用掩模(或多个掩模)制造IC器件1060，从而形成半导体晶圆1042。半导体晶圆1042包括硅衬底或其他具有在其上形成的材料层的适当衬底。半导体晶圆进一步包括各种掺杂区域、介电部件、多层互连等中的一个或多个(在随后的制造步骤中形成)。

系统1000被示为具有设计室1020、掩模室1030或IC fab 1040作为单独的组件或实体。然而，应当理解，设计室1020、掩模室1030或IC fab 1040中的一个或多个是相同组件或实体的部分。

图11是示出根据本公开的各个方面的用于制造半导体器件1200的方法1100的流程图。方法1100可以是图8的方法800的操作820的部分，如上所述。这样，可以基于本文公开的设计布局的至少部分来制造半导体器件1200。例如，图4的布局设计400’可以用于制造半导体器件1200。图5的半导体器件可以共享与半导体器件1200基本相同的特征/结构。

图12A、图12B、图12C、图12D、图12E、图12F、图12G、图12H、图12I、图12J、图12K、图12L和图12M示出了根据方法1100的实施例在制造的各个阶段的半导体器件1200的示意性截面图。因此，将结合图11和图12A-图12M所示的半导体器件1200的相应的一个截面图来讨论方法1100的每个操作。

半导体器件1200可以被包括在微处理器、存储单元和/或其他集成电路(IC)中。要注意的是，图11的实施例不产生完整的半导体器件1200。可以使用互补金属氧化物半导体(CMOS)技术处理来制造完整的半导体器件1200。因此，应当理解，可以在图11的方法1100之前、期间和之后提供附加操作。在图11中仅示出了一些其他操作，并且这里仅简要描述一些其他操作。此外，为了更好地理解本公开，简化了图12A至图12M。例如，虽然附图示出了半导体器件1200，但是应当理解，半导体器件1200可以包括许多其他器件，包括晶体管、电阻器、电容器、电感器、保险丝等。

参考图11和图12A，根据一些实施例，方法1100开始于操作1102，在操作1102中，至少第一晶体管1204-1和第二晶体管1204-2形成在衬底1202上方。衬底1202可以包括晶体硅衬底(例如晶圆)。在一些其他实施例中，衬底1202可以由其他合适的元素半导体制成，例如金刚石或锗；合适的化合物半导体，例如砷化镓，碳化硅，砷化铟或磷化铟；或合适的合金半导体，例如碳化硅锗，磷化砷化镓或磷化铟镓。此外，衬底1202可以包括可以应变的外延层(外延的层)以提高性能，和/或可以包括绝缘体上硅(SOI)结构。

晶体管1204-1和1204-2各自可包括形成在衬底1202上方和/或之中的一个或多个相应的部件/结构。例如，晶体管1204-1包括栅极结构1206-1、覆盖栅极结构1206-1的牺牲层1208-1、具有分别沿着栅极结构1206-1和栅极牺牲层1208-1的侧壁设置的两个部分的栅极间隔件1210-1、第一源极/漏极结构(或区域)1212-1和第二源极/漏极结构(或区域)1214-1。晶体管1204-2包括栅极结构1206-2、覆盖栅极结构1206-2的栅极牺牲层1208-2，栅极牺牲层1208-2、具有沿栅极结构1206-2的侧壁分别设置的两个部分的栅极间隔物1210-2、第一源极/漏极结构(或区域)1212-2和第二源极/漏极结构(或区域)1214-2。在一些实施例中，晶体管1204-1的源极/漏极结构1214-1和晶体管1204-2的源极/漏极结构1212-2可以形成在相同的区域中(例如，彼此合并)。在图12A所示的实施例中，晶体管1204-1和1204-2各自形成为平面MOSFET。即，晶体管1204-1和1204-2的各个有源区(例如，源极/漏极结构、导电沟道)形成为从衬底1202的顶部边界凹进。但是，应当理解，每个晶体管1204-1和1204-2可以形成为各种其他晶体管配置(例如，CFET、FinFET、纳米片晶体管)中的任何一种，同时仍在本公开的范围内。

栅极牺牲层1208-1和1208-2分别由氮化硅、多晶硅、氧化硅等或其组合形成，例如，使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)。栅极牺牲层1208-1和1208-2各自在随后的光刻工艺期间用作硬掩模(有时称为硬掩模层)。栅牺牲层1208-1和1208-2可以稍后由各自的互连结构(例如，VG、VD+VG的部分)代替，这将在下面讨论。栅极间隔件1210-1和1210-2可以包括氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)或其他合适的材料。栅极间隔件1210-1和1210-2可各自包括单层或多层结构。在一些实施例中，可以通过以下方式形成栅极间隔件1210-1：通过CVD、PVD、ALD或其他合适的技术沉积栅极间隔件1210-1的毯覆层，并且在毯覆层上执行各向异性蚀刻工艺以形成栅极间隔件1210-1。一对栅极间隔件1210-1分别沿着栅极结构1206-1(和栅极牺牲层1208-1)的侧壁。如上所述，可以通过类似的工艺形成栅极间隔件1210-2。

在一些实施例中，在形成晶体管1204-1和1204-2之后，晶体管1204-1和1204-2的至少一些结构被相应的隔离结构(例如，浅沟槽隔离(STI)结构)覆盖(或嵌入)。例如，源极/漏极结构1212-1、1214-1/1212-2和1214-2可以分别被隔离结构1212-1、1212-2和1212-3覆盖。这样的隔离结构可以包括从以下至少一种中选择的介电材料：氧化硅、低介电常数(low-k)材料或它们的组合。低k材料可以包括氟化石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂氧化硅(SiOxCy)、

参考图11和图12B，根据一些实施例，方法1100进行到操作1104，在操作1104中形成MD 1214-1和1214-2。与形成的源极/漏极结构接触的MD通常被配置为将源极/漏极结构电耦接到互连结构(例如，M0轨道或M0轨道部分)。例如，MD 1214-1与源极/漏极结构1212-1接触，以将源极/漏极结构1212-1电耦接至对应的M0轨道部分，这将在下面示出。类似地，MD1214-2与源极/漏极结构1212-2/1214-1接触，以将源极/漏极结构1212-2/1214-1电耦接至相应的M0轨道部分，这也将在下面示出。

在一些实施例中，可以通过用导电材料代替覆盖对应的源极/漏极结构的隔离结构来形成MD 1214-1和1214-2。此外，MD 1214-1和1214-2可以形成在将不形成如本文所公开的凹进互连结构的位置处。在将要形成凹进互连结构的位置处，覆盖相应的源极/漏极部件的隔离结构可以保持在当前阶段。例如，可以通过执行以下至少一些工艺来形成MD1214-1和1214-2：形成至少覆盖隔离结构1212-3的掩模层1215(将在其中形成凹进互连结构)；在掩模层1215用作掩模的情况下，去除(例如，蚀刻)隔离结构1212-1和1212-2以形成孔；用一种或多种导电材料填充孔；并执行抛光工艺(例如化学机械抛光(CMP)工艺)以去除多余的导电材料和掩模层1215。导电材料可以包括选自以下的至少一种材料：钴(Co)、钌(Ru)、钽(Ta)、钛(Ti)、钨(W)、钼(Mo)、锌(Zn)、铝(Al)和锰(Mn)。填充孔可以包括一种或多种沉积技术，例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层沉积(ALD)以及其他众所周知的沉积技术。

参考图11和图12C，根据一些实施例，方法1100进行到操作1106，在操作1106中，凹进所保持的隔离结构1212-3的上部。在一些实施例中，隔离结构1212-3的上部可以被部分地去除以具有与栅极结构1206-2的高度大约相同的高度。在一些其他实施例中，在去除隔离结构1212-3的上部时，隔离结构1212-3的高度可以低于或高于栅极结构1206-2的高度。例如，可以通过执行以下至少一些工艺来去除隔离结构1212-3的上部：形成至少覆盖MD1214-1和1214-2的掩模层1217以及栅极结构1206-1和1206-2；然后，以掩模层1217作为掩模，部分地去除(例如，蚀刻)隔离结构1212-3。

参考图11和图12D，根据一些实施例，方法1100进行到操作1108，在操作1108中，凹进MD 1214-1和1214-2。在一些实施例中，MD 1214-1和1214-2的各个上部可以被同时移除。例如，可以通过执行以下至少一些工艺来去除MD 1214-1和1241-2的上部：形成至少覆盖凹进的隔离结构1213-3以及栅极结构1206的掩模层1219；然后，以掩模层1219作为掩模，将MD1214-1和1214-2部分去除(例如，蚀刻)。

参考图11和图12E，根据一些实施例，方法1100前进至操作1110，在操作1110中，形成源极/漏极牺牲层1220-1、1220-2和1220-3。源极/漏极牺牲层1220-1、1220-2和1220-3中的每个形成为覆盖相应的MD或隔离结构。例如，形成源极/漏极牺牲层1220-1以覆盖MD1214-1；形成源极/漏极牺牲层1220-2以覆盖MD 1214-2。源极/漏极牺牲层1220-3形成为覆盖隔离结构1212-3。源极/漏极牺牲层1220-1、1220-2和1220-3例如通过低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)氮化硅、多晶硅、氧化硅等或它们的组合形成。源极/漏极牺牲层1220-1、1220-2和1220-3在随后的光刻工艺期间各自用作硬掩模(有时称为硬掩模层)。源极/漏极牺牲层1220-1、1220-2和1220-3可以稍后由相应的互连结构(例如，VD、VD+VG的部分)代替，这将在下面讨论。在一些实施例中，源极/漏极牺牲层1220-1、1220-2和1220-3可以具有与栅极牺牲层1208-1和1208-2的蚀刻速率不同的蚀刻速率。

参考图11和图12F，根据一些实施例，方法1100进行到操作1112，在操作1112中，去除源极/漏极牺牲层1220-3中的一个。在一些实施例中，方法1100包括去除在将形成凹进互连结构的位置中形成的源极/漏极牺牲层。例如，源极/漏极牺牲层1220-3(图12E)的位置占据将形成凹进互连结构的区域的部分，因此，源极/漏极牺牲层1220-3被去除。在一些实施例中，通过执行以下至少一些工艺来去除源极/漏极牺牲层1220-3：形成至少覆盖源极/漏极牺牲层1220-1和1220-2以及栅极牺牲层1208-1的掩模层1221；用掩模层1221作为掩模，去除(例如，蚀刻)源极/漏极牺牲层1220-3。如上所述，栅极牺牲层1208-2和源极/漏极牺牲层1220-3相对于一些蚀刻剂的蚀刻速率是不同的。在一个实施例中，可以以比栅极牺牲层1208-2更高的蚀刻速率来表征源极/漏极牺牲层1220-3。这样，当使用基本上不覆盖栅极牺牲层1208-2的掩模层1221蚀刻源极/漏极牺牲层1220-3时，栅极牺牲层1208-2可以保持基本完整。

参考图11和图12G，根据一些实施例，方法1100进行到操作1114，在该操作中，用于晶体管1204-2的栅极牺牲层1208-2被去除以形成沟槽1224。在一些实施例中，可以通过执行以下至少一些工艺来形成沟槽1224：形成掩模层1225，该掩模层1225至少覆盖源极/漏极牺牲层1220-1和1220-2以及栅极牺牲层1208-1；在掩模层1225用作掩模的同时，去除(例如，蚀刻)栅牺牲层1208-2和一对栅极间隔件1210-2中的一个的上部。掩模层1225可以与掩模层1221相同。在这种情况下，栅极牺牲层1208-2(图12F)和源极/漏极牺牲层1220-3(图12E)可以同时存在，也可以使用相同的掩模层分别去除。在一些实施例中，掩模层1221(和掩模层1225)可以包括至少覆盖源极/漏极牺牲层1220-1和1220-2以及栅极牺牲层1208-1但是暴露栅极牺牲层1208-2和源极/漏极牺牲层1220-3(图12E)的图案。在基于设计布局400'制造半导体器件1200(或图12A-图12M中所示的半导体器件1200的部分)的示例中，掩模层1221可对应于图案452和460的组合。

参考图12C，在一些实施例中，剩余的隔离结构1212-3可以具有与栅极结构1206-2相同的高度。在这种情况下，在去除覆盖栅极结构1206-2的栅极牺牲层1208-2(并且去除栅极间隔件1210-2的上部)时，栅极结构1206-2的顶部边界和顶部剩余隔离结构1212-3的边界可以彼此基本对准，这为沟槽1224定义了基本平坦的底部边界。

参考图11和图12H，根据一些实施例，方法1100进行到操作1116，其中沟槽1224填充有导电材料以形成互连结构1226。这样，互连结构1226可以继承例如具有基本平坦的底部边界的沟槽1224的几何形状。在一些实施例中，互连结构1226包括第一部分1226-1和第二部分1226-2，第一部分1226-1可以与可能已经形成以连接栅极结构1206-2的VG的位置重叠，第二部分1226-2可以与可能已经形成以耦接源极/漏极结构1214-2的VD的位置重叠。因此，互连结构1226在下文中可以被称为“VD+VG 1226”。在一些实施例中，可以通过执行以下过程中的至少一些来形成VD+VG 1226：用一种或多种导电材料填充沟槽1224；以及将沟槽1224填充在沟槽1224中。然后执行抛光工艺(例如，CMP工艺)以去除过量的导电材料。导电材料可以包括选自以下的至少一种材料：钴(Co)、钌(Ru)、钽(Ta)、钛(Ti)、钨(W)、钼(Mo)、锌(Zn)、铝(Al)和锰(Mn)。填充孔可以包括一种或多种沉积技术，例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层沉积(ALD)，以及其他众所周知的沉积技术。

参考图11和图12I，根据一些实施例，方法1100进行到操作1118，其中，去除VD+VG1226的部分以形成凹进1228。凹进1228可以与栅极结构1206-2垂直对准、或者沿着垂直于栅极结构1206-2延伸的方向的方向覆盖栅极结构1206-2的部分。具体地，凹进1228可以与第一部分1226-1垂直对准。这样，第一部分1226-1可具有在垂直方向上低于第二部分1226-2的顶部边界的顶部边界和与栅极结构1206-2直接接触的底部边界。此外，第二部分1206-2的底部边界可以从第一部分1226-1的底部边界延伸。在一些实施例中，可以通过执行以下至少一些工艺来形成凹进1228：形成具有图案的掩模层1227，该图案暴露要形成凹进1228的位置；在掩模层1227用作掩模的情况下，去除和移除(例如，蚀刻)VD+VG 1226的部分。在一些实施例中，掩模层1227的图案可以与VD+VG 1226部分重叠。在基于设计布局400'制造半导体器件1200(或图12A-图12M所示的半导体器件1200的部分)的情况下，掩模层1227可以对应于图4所示的图案461。

参考图11和图12J，根据一些实施例，方法1100进行到操作1120，在操作1120中，凹进1228填充有介电材料。在用介电材料填充凹进1228时，可以形成介电凹进结构1230。在一些实施例中，可以通过执行以下工艺中的至少一些来形成介电凹进结构1230：在半导体器件1200上方沉积介电材料；然后执行抛光工艺(例如，CMP工艺)以去除过多的介电材料。介电材料可以包括选自以下的至少一种的材料：氧化硅、低介电常数(low-k)材料或它们的组合。低k材料可以包括氟化石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂氧化硅(SiOxCy)、

参考图11和图12K，根据一些实施例，方法1100进行到操作1122，其中去除一个或多个牺牲层。在基于设计布局400'制造半导体器件1200(或图12A-图12M所示的半导体器件1200的部分)的示例中，操作1122可包括去除栅极牺牲层1208-1(图12J)，同时保持源极/漏极牺牲层1220-1和1220-2。在去除栅极牺牲层1208-1之后，可以暴露栅极结构1206-1。在一些实施例中，可以通过执行以下至少一些工艺来去除栅极牺牲层1208-1：形成至少覆盖凹进的VD+VG 1226和介电凹进结构1230的掩模层1231；然后执行蚀刻工艺以去除栅极牺牲层1208-1。在一些实施例中，蚀刻工艺可以选择性地蚀刻栅极牺牲层1208-1，但是保持源极/漏极牺牲层1220-1和1220-2完整。

参考图11和图12L，根据一些实施例，方法1100进行到操作1124，在操作1124中，形成一个或多个互连结构VD和/或VG。在上述基于设计布局400'制造半导体器件1200(或图12A-图12M所示的半导体器件1200的部分)的示例之后，操作1124可包括形成电连接栅极的VG 1232结构1206-1。在一些实施例中，可以通过执行以下至少一些工艺来形成VG 1232：用一种或多种导电材料填充形成栅牺牲层1208-1的孔；然后进行抛光工艺(例如化学机械抛光(CMP)工艺)以去除多余的导电材料。导电材料可以包括选自以下的至少一种材料：钴(Co)、钌(Ru)、钽(Ta)、钛(Ti)、钨(W)、钼(Mo)、锌(Zn)、铝(Al)和锰(Mn)。填充孔可以包括一种或多种沉积技术，例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层沉积(ALD)，以及其他众所周知的沉积技术。

参考图11和图12M，根据一些实施例，方法1100进行到操作1126，在操作1126中，形成了相应的M0轨道部分1240-1和1240-2。M0轨道部分1240-1和1240-2可以是M0互连结构1240的被切口图案1241划分(或切割)的段。这种切口图案1241可以与介电凹进结构1230垂直对准。在基于设计布局400'制造半导体器件1200(或图12A-图12M所示的半导体器件1200的部分)的示例中，切口图案1241可以对应于图4所示的图案463。这样，栅极结构1206-2可以通过凹进的VD+VG 1226电耦接到M0轨道部分1240-2，同时与M0轨道部分1240-1电隔离。具体地，凹进的VD+VG 1226可以经由第一部分1226-1的底部边界电连接栅极结构1206-2和经由第二部分1226-2的顶部边界电连接M0轨道部分1240-2。

在本公开的一个方面，公开了一种半导体器件。半导体器件包括第一栅极结构。该半导体器件包括设置在互连层中的第一互连结构。互连层设置在第一栅极结构上方，其中所述第一互连结构与所述第一栅极结构横向地移位。半导体器件包括设置在第一栅极结构和互连层之间的第二互连结构。第二互连结构包括第一部分和第二部分。第二互连结构的第一部分和第二部分在横向上彼此相邻，并且通过凹进所述第一部分在竖直方向上比第二部分短。通过仅使所述第二互连结构的所述第一部分接触所述第一栅极结构并且仅使所述第二互连结构的所述第二部分接触所述第一互连结构，将第一栅极结构电耦接到第一互连结构。

在上述半导体器件中，第二互连结构的第一部分至少通过填充凹进的介电结构与第一互连结构和设置在互连层中的任何其他互连结构电隔离。

在上述半导体器件中，第二互连结构的第一部分具有第一顶部边界和第一底部边界，第一顶部边界与第一互连结构垂直地和横向地间隔开，并且第一底部边界直接接触第一栅极结构的顶部边界。

在上述半导体器件中，第二互连结构的第二部分具有第二顶部边界和第二底部边界，第二顶部边界直接接触第一互连结构，并且第二底部边界从第一栅极结构的顶部边界横向移位。

在上述半导体器件中，第二互连结构的第一部分与凹进和第一栅极结构垂直对准，并且第二互连结构的第二部分与第一互连结构的端部垂直对准。

在上述半导体器件中，还包括：第二栅极结构，与第一栅极结构横向间隔开；第三互连结构，设置在互连层中，其中，第三互连结构与第一互连结构横向间隔开；和第四互连结构，设置在第二栅极结构和互连层之间，将第二栅极结构连接到第三互连结构。

在上述半导体器件中，第一栅极结构和第二栅极结构通过距离彼此横向间隔，并且其中，第一互连结构或第三互连结构中的至少一个横向延伸的宽度等于或大于距离的1.5倍。

在上述半导体器件中，第一栅极结构和第二栅极结构与构成标准单元的栅极结构的数量中的两个相邻，数量等于或小于5。

在上述半导体器件中，布置于互连层中的信号轨道的数量中的一个包括第一互连结构，数量等于或小于3。

在上述半导体器件中，第二互连结构的第二部分通过隔离结构与源极/漏极结构垂直间隔开，源极/漏极结构与第一栅极结构横向间隔开。

在本公开的另一方面，公开了一种半导体器件。半导体器件包括沿第一横向方向延伸的第一栅极结构。该半导体器件包括设置在第一栅极结构上方的第一互连结构，该第一互连结构沿着垂直于第一横向方向的第二横向方向延伸。第一互连结构包括通过第一介电结构彼此电隔离的第一部分和第二部分。半导体器件包括设置在第一栅极结构和第一互连结构之间的第二互连结构，第二互连结构将第一栅极结构电耦接到第一互连结构的第一部分。第二互连结构包括沿着垂直方向与第一栅极结构和介电结构对准的凹进部分。

在上述半导体器件中，第二互连结构的凹进部分直接连接到第一栅极结构，并且其中，第二互连结构还包括直接连接到第一互连结构的第一部分的未凹进部分。

在上述半导体器件中，还包括：源极/漏极结构，沿着第二横向方向设置在第一栅极结构的两侧中的一侧上，其中，源极/漏极结构沿着垂直方向与第二互连结构的未凹进部分对准，并且通过第二介电结构与第二互连结构的未凹进部分电隔离。

在上述半导体器件中，还包括：第二栅极结构，沿着第二横向方向从源极/漏极结构与第一栅极结构相对设置，其中，第二栅极结构通过第三互连结构电耦接到第一互连结构的第二部分。

在上述半导体器件中，第二互连结构和第三互连结构设置在相同的互连层中。

在上述半导体器件中，第一栅极结构和第二栅极结构沿着第二横向方向通过距离彼此间隔开，并且其中，通过至少第一互连结构的第一部分和第二部分沿着第二横向方向延伸的宽度等于或大于距离的1.5倍。

在上述半导体器件中，第一栅极结构和第二栅极结构与构成标准单元的栅极结构的数量中的两个相邻，数量等于或小于5。

在上述半导体器件中，布置在互连层中的信号轨道的数量中的一个包括第一互连结构，数量等于或小于3。

在本公开的又一方面，公开了一种用于制造半导体器件的方法。该方法包括形成由第一牺牲层覆盖的栅极结构和由第二牺牲层覆盖的源极/漏极结构。该方法包括用第一互连结构代替第一牺牲层和第二牺牲层的上部部分。该方法包括凹进第一互连结构的部分，其中，凹进部分与栅极结构垂直对准。该方法包括用介电材料填充凹进部分以形成凹进介电结构。该方法包括在第一互连结构上方形成第二互连结构，其中，通过与凹进介电结构垂直对准的介电结构将第二互连结构切割成多个部分。

上述方法中，第一互连结构的顶部边界的部分与第二互连结构的多个部分中的一个直接接触，并且第一互连结构的底部边界的部分与栅极结构直接接触。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。