半导体装置及其制造方法

相关申请的交叉引用

本申请要求2021年7月27日提交于韩国知识产权局的韩国专利申请No.10-2021-0098390的优先权，其内容以引用方式整体并入本文。

技术领域

本公开涉及半导体装置及其制造方法，更具体地，涉及一种包括氧化物半导体材料的半导体装置及其制造方法。

背景技术

随着半导体装置变得更加高度集成，控制半导体装置的泄漏电流特性可能重要。为了减小半导体装置的泄漏电流，已研究了包含氧化物半导体材料(例如，铟镓锌氧化物(IGZO))的沟道层。氧化物半导体材料具有与硅(Si)相似的导通电流并且还具有高带隙能量，从而具有优异的泄漏电流特性。

氧化物半导体材料可根据沉积方法或后处理方法具有各种类型的结晶度，并且可基于结晶度具有各种电特性和稳定性。在这方面，需要能够控制氧化物半导体材料的结晶度的技术来针对特定电气设计目标或要求高效地配置包括氧化物半导体材料的沟道层。

发明内容

本公开的各方面提供了一种具有改进的性能和可靠性的半导体装置。

本公开的各方面还提供了一种制造具有改进的性能和可靠性的半导体装置的方法。

本公开的各方面不限于上面提及的那些，本领域技术人员将从以下描述清楚地理解本文中未总结的本公开的附加方面。

根据本发明构思的一方面，提供了一种半导体装置，其包括：导线，其在基板上在第一方向上延伸；第一氧化物半导体层，其在导线上且包括包含第一金属元素的第一结晶氧化物半导体材料；第二氧化物半导体层，其在导线上与第一氧化物半导体层物理接触并连接到导线；栅电极，其在第二氧化物半导体层的侧部在与第一方向交叉的第二方向上延伸；以及电容器结构，其在第二氧化物半导体层和栅电极上连接到第二氧化物半导体层，其中，第二氧化物半导体层包括包含第一金属元素以及不同于第一金属元素的第二金属元素和第三金属元素的第二结晶氧化物半导体材料。

根据本发明构思的一方面，提供了一种半导体装置，其包括：导线，其在基板上在第一方向上延伸；下氧化物层，其在导线的侧部且在基板上；第一氧化物半导体层，其在导线上且包括包含第一金属元素的第一结晶氧化物半导体材料；隔离绝缘层，其在导线和下氧化物层上且包括在与第一方向交叉的第二方向上延伸的沟道沟槽，下氧化物层的至少一部分和第一氧化物半导体层的至少一部分在沟道沟槽中的隔离绝缘层外面；第二氧化物半导体层，其沿着沟道沟槽的至少一部分延伸，并且与下氧化物层和第一氧化物半导体层物理接触，第二氧化物半导体层连接到导线；第一栅电极，其在第二氧化物半导体层上在沟道沟槽内在第二方向上延伸；以及电容器结构，其在隔离绝缘层上连接到第二氧化物半导体层，其中，第二氧化物半导体层包括包含第一金属元素以及不同于第一金属元素的第二金属元素和第三金属元素的第二结晶氧化物半导体材料。

根据本发明构思的一方面，提供了一种半导体装置，其包括：基板；第一氧化物半导体层，其在基板上且包括包含第一金属元素的第一结晶氧化物半导体材料；第二氧化物半导体层，其在第一氧化物半导体层上且包括包含第一金属元素以及不同于第一金属元素的第二金属元素和第三金属元素的第二结晶氧化物半导体材料；以及栅电极，其在第二氧化物半导体层上，其中，在远离第二氧化物半导体层的方向上，第一氧化物半导体层中的第三金属元素的浓度降低速率大于第一氧化物半导体层中的第一金属元素的浓度降低速率。

附图说明

通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其它方面和特征将变得更清楚，在附图中：

图1是示出根据一些实施例的半导体装置的示例截面图。图2是示出图1的第一氧化物半导体层和第二氧化物半导体层的示例曲线图。

图3是示出根据一些实施例的半导体装置的示例布局图。图4是沿着图3的线A-A截取的截面图。图5是沿着图3的线B-B截取的截面图。

图6是示出根据一些实施例的半导体装置的另一示例布局图。图7是沿着图6的线C1-C1截取的截面图。图8是沿着图6的线D1-D1截取的截面图。

图9至图11是示出根据一些实施例的半导体装置的各种示例截面图。

图12是示出根据一些实施例的半导体装置的另一示例布局图。图13是沿着图12的线C2-C2截取的截面图。图14是沿着图12的线D2-D2截取的截面图。

图15至图17是示出根据一些实施例的半导体装置的各种示例截面图。

图18是示出根据一些实施例的半导体装置的另一示例布局图。图19是沿着图18的线C3-C3截取的截面图。图20是沿着图18的线D3-D3截取的截面图。

图21至图23是示出根据一些实施例的半导体装置的各种示例截面图。

图24至图27是示出根据一些实施例的半导体装置的制造方法的中间操作的示图。

图28至图30是示出根据一些实施例的半导体装置的制造方法的中间操作的示图。

图31至图33是示出根据一些实施例的半导体装置的制造方法的中间操作的示图。

具体实施方式

以下，将参照附图详细描述本发明构思的实施例。相同的标号用于附图中的相同构成元件，并且省略其重复描述。将理解，尽管本文中可使用术语第一、第二等来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，例如，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件或第一区段可被称为第二元件、第二组件或第二区段。如本文所使用的，术语“和/或”包括一个或多个相关所列项的任何和所有组合。要注意的是，尽管没有相对于其具体地描述，关于一个实施例描述的方面可被并入不同的实施例中。即，所有实施例和/或任何实施例的特征可按任何方式和/或组合来组合。

图1是示出根据一些实施例的半导体装置的示例截面图。图2是示出图1的第一氧化物半导体层和第二氧化物半导体层的示例曲线图。

尽管图1仅示出包括平面沟道区的平面FET作为根据一些实施例的半导体装置的示例，但是将理解，本发明构思的实施例不限于该示例。作为另一示例，根据一些实施例，半导体装置可包括鳍型晶体管(鳍FET)、隧穿晶体管(隧穿FET)、包括纳米线或纳米片的晶体管、竖直FET(VFET)、互补FET(CFET)和/或三维(3D)晶体管。在其它实施例中，半导体装置可包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。

参照图1和图2，根据一些实施例，半导体装置包括第一基板10、第一氧化物半导体层12、第二氧化物半导体层14、源极/漏极区16、栅极结构20、层间绝缘层30以及源极/漏极接触件35。

第一基板10可以是体硅基板或绝缘体上硅(SOI)基板。另外地，第一基板10可以是硅基板，或者可包括其它材料，诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲铅化合物、砷化铟、磷化铟、砷化镓和/或锑化镓。另外地，第一基板10可以是形成在基底基板上的外延层。

第一氧化物半导体层12可形成在第一基板10上。例如，第一氧化物半导体层12可沿着第一基板10的上表面的一部分延伸。第一氧化物半导体层12可包括具有结晶度的第一结晶氧化物半导体材料。例如，第一结晶氧化物半导体材料可包括多晶结构、尖晶石晶体结构和/或c轴取向结晶结构(CAAC)。

在一些实施例中，第一结晶氧化物半导体材料可包括包含第一金属元素的二元或三元氧化物半导体材料，或者包含彼此不同的第一金属元素和第二金属元素的三元氧化物半导体材料。二元或三元氧化物半导体材料可以是但不限于锌氧化物(ZnO、Zn

第二氧化物半导体层14可形成在第一氧化物半导体层12上。例如，第二氧化物半导体层14可沿着第一氧化物半导体层12的上表面延伸。第二氧化物半导体层14可与第一氧化物半导体层12物理接触。如本文所使用的，当元件被称为与另一元件“直接接触”时，其指示不存在介于它们之间的其它元件。第二氧化物半导体层14可包括具有结晶度的第二结晶氧化物半导体材料。例如，第二结晶氧化物半导体材料可包括多晶结构、尖晶石晶体结构和/或c轴取向结晶结构(CAAC)。

在一些实施例中，第二结晶氧化物半导体材料可包括包含第一金属元素和第二金属元素以及不同于第一金属元素和第二金属元素的第三金属元素的四元氧化物半导体材料。例如，四元氧化物半导体材料可以是但不限于铟镓锌氧化物(IGZO、In

例如，第一金属元素可以是镓(Ga)，第二金属元素可以是锌(Zn)，第三金属元素可以是铟。在这种情况下，第一结晶氧化物半导体材料可包括例如多晶GZO和/或尖晶石GZO。第二结晶氧化物半导体材料可包括例如多晶IGZO、尖晶石IGZO和/或c轴取向结晶(CAAC)IGZO。

由于第二氧化物半导体层14形成在第一氧化物半导体层12上，所以第二氧化物半导体层14通常可具有高结晶度。在这种情况下，结晶度意指包含结晶部分的材料的结晶部分的质量(或体积)与包含结晶部分的材料的总质量(或体积)之比。例如，包含第一金属元素(或第一金属元素和第二金属元素)的第一氧化物半导体层12可在沉积包含第一金属元素至第三金属元素的第二氧化物半导体层14的处理中用作种子层，以改进第二氧化物半导体层14的结晶度。这将参照图24至图27更详细地描述。

第一氧化物半导体层12和第二氧化物半导体层14中的每一个可具有大于硅的带隙能量。例如，第一氧化物半导体层12和第二氧化物半导体层14中的每一个可具有约1.5eV至5.6eV的带隙能量。例如，第一氧化物半导体层12和第二氧化物半导体层14中的每一个可在具有约2.0eV至4.0eV的带隙能量时具有最优沟道性能。

例如，第一氧化物半导体层12的厚度TH1和第二氧化物半导体层14的厚度TH2可分别为约0.1nm至约50nm。在一些实施例中，第一氧化物半导体层12的厚度TH1和第二氧化物半导体层14的厚度TH2可分别为约0.1nm至约10nm。在一些实施例中，第二氧化物半导体层14的厚度TH2可大于第一氧化物半导体层12的厚度TH1。例如，第一氧化物半导体层12的厚度TH1可为约0.1nm至约10nm，第二氧化物半导体层14的厚度TH2可大于0.1nm至10nm的厚度。

尽管第一氧化物半导体层12的宽度和第二氧化物半导体层14的宽度被示出为彼此相同，但这仅是示例。在其它实施例中，第二氧化物半导体层14的宽度可大于或等于第一氧化物半导体层12的宽度。

第一氧化物半导体层12中的第三金属元素的浓度可随第三金属元素距第二氧化物半导体层14的距离增加而降低。例如，如图2所示，第一氧化物半导体层12中的第三金属元素(例如，铟(In))的浓度可随第三金属元素距第二氧化物半导体层14的距离增加而降低。这可能是因为第二氧化物半导体层14的第三金属元素扩散到第一氧化物半导体层12中。作为参考，图2示出在将第二氧化物半导体层14的上表面上的一个点P1与第一氧化物半导体层12的下表面上的一个点P2连接的扫描线中镓(Ga)或锌(Zn)和铟(In)的示意性浓度。

在远离第二氧化物半导体层14的方向上，第一氧化物半导体层12中的第三金属元素(例如，铟(In))的浓度降低速率可大于第一氧化物半导体层12中的第一金属元素或第二金属元素(例如，镓(Ga)或锌(Zn))的浓度降低速率。例如，第一氧化物半导体层12中的第一金属元素或第二金属元素(例如，镓(Ga)或锌(Zn))的浓度可在远离第二氧化物半导体层14的方向上维持基本上均匀。

在图2中，尽管第二氧化物半导体层14中的第三金属元素(例如，铟(In))的浓度仅被示出为大于第二氧化物半导体层14中的第一金属元素或第二金属元素(例如，镓(Ga)或锌(Zn))的浓度，但这仅是示例。另外，尽管第一氧化物半导体层12中的第一金属元素或第二金属元素(例如，镓(Ga)或锌(Zn))的浓度仅被示出为小于第二氧化物半导体层14中的第一金属元素或第二金属元素(例如，镓(Ga)或锌(Zn))的浓度，但这也是示例。

栅极结构20可形成在第二氧化物半导体层14上。例如，栅极结构20可沿着第二氧化物半导体层14的上表面延伸。在一些实施例中，栅极结构20可包括第一栅极介电层22、第一栅电极24、第一栅极封盖图案26和栅极间隔件28。

第一栅极介电层22可沉积在第二氧化物半导体层14上。第一栅极介电层22可插置在第二氧化物半导体层14和第一栅电极24之间。例如，第一栅极介电层22可包括氧化硅、氮氧化硅、氮化硅和/或具有大于氧化硅的介电常数的高介电常数(高k)材料。高k材料可包括但不限于氧化铪。

第一栅电极24可沉积在第一栅极介电层22上。第一栅电极24可包括导电材料，例如Ti、Ta、W、Al、Co或其组合，但实施例不限于此。例如，第一栅电极24可包括非金属的硅和/或硅锗。

尽管第一栅电极24被示出为单层，但本发明构思的实施例不限于此。在其它实施例中，第一栅电极24可通过沉积多种导电材料来形成。例如，第一栅电极24可包括用于调节功函数的功函数控制层以及用于填充由功函数控制层形成的空间的填充导电层。例如，功函数控制层可包括TiN、TaN、TiC、TaC、TiAlC或其组合。例如，填充导电层可包括W和/或Al。在一些实施例中，第一栅电极24可通过置换工艺来形成，但实施例不限于此。

第一栅极封盖图案26可在第一栅电极24的上表面上并至少部分地覆盖第一栅电极24的上表面。第一栅极封盖图案26可包括但不限于氧化硅、氮化硅、氮氧化硅或其组合。

尽管第一栅极介电层22的宽度、第一栅电极24的宽度和第一栅极封盖图案26的宽度被示出为与第一氧化物半导体层12的宽度和/或第二氧化物半导体层14的宽度相同，但这仅是示例。作为另一示例，第一栅极介电层22的宽度、第一栅电极24的宽度和第一栅极封盖图案26的宽度可大于或小于第一氧化物半导体层12的宽度和/或第二氧化物半导体层14的宽度。

栅极间隔件28可在第一栅电极24的侧部并至少部分地覆盖第一栅电极24的侧部。例如，栅极间隔件28可沿着第一栅极介电层22的侧部、第一栅电极24的侧部和第一栅极封盖图案26的侧部延伸。栅极间隔件28可包括但不限于氧化硅、氮化硅、氮氧化硅或其组合。

源极/漏极区16可在第一栅电极24的侧部形成在第一基板10上。另外，源极/漏极区16可连接到第二氧化物半导体层14。例如，源极/漏极区16可形成在第一氧化物半导体层12的侧部和第二氧化物半导体层14的侧部。因此，第二氧化物半导体层14可用作包括第一栅电极24的晶体管的沟道层。在一些实施例中，源极/漏极区16可包括形成在第一基板10上的外延层。

当根据一些实施例的半导体装置是PFET时，源极/漏极区16可包括p型杂质或用于减少或防止p型杂质的扩散的杂质。例如，源极/漏极区16可包括B、C、In、Ga和Al或其组合。当根据一些实施例的半导体装置是NFET时，源极/漏极区16可包括n型杂质或用于减少或防止n型杂质的扩散的杂质。例如，源极/漏极区16可包括P、Sb、As或其组合。

层间绝缘层30可在源极/漏极区16和栅极结构20上并至少部分地覆盖源极/漏极区16和栅极结构20。例如，层间绝缘层30可包括氧化硅、氮化硅、氮氧化硅和/或具有小于氧化硅的介电常数的低k材料。低k材料可包括但不限于可流动氧化物(FOX)、Torene SilaZene(TOSZ)、未掺杂石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或其组合。

源极/漏极接触件35可连接到源极/漏极区16。例如，源极/漏极接触件35可通过穿过层间绝缘层30来连接到源极/漏极区16。源极/漏极接触件35可包括但不限于导电材料，例如金属、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氮氧化物、导电金属氧化物和/或二维(2D)材料。

为了减小半导体装置的泄漏电流，已研究了包含氧化物半导体材料(例如，IGZO)的沟道层。氧化物半导体材料可具有与硅(Si)类似的导通电流并且还可具有高带隙能量，从而具有优异的泄漏电流特性。然而，具有低结晶度的氧化物半导体材料可能对半导体装置的电特性和稳定性的劣化负责。例如，在沉积四元氧化物半导体材料(例如，IGZO)的处理中，可能生成多个晶界，这可能导致四元氧化物半导体材料具有相对低的结晶度。另外，由于在这种四元氧化物半导体材料(例如，IGZO)中的初始沉积步骤中形成的非晶区域，可能难以生成特定厚度(例如，几nm或更小)的结晶度。

然而，在根据一些实施例的半导体装置中，第二氧化物半导体层14可形成在第一氧化物半导体层12上以具有高结晶度。详细地，如上所述，包含第一金属元素(或第一金属元素和第二金属元素)的第一氧化物半导体层12可在沉积包含第一金属元素至第三金属元素的第二氧化物半导体层14的处理中用作种子层，从而改进第二氧化物半导体层14的结晶度。因此，可提供具有改进的性能和可靠性的半导体装置。

图3是示出根据一些实施例的半导体装置的示例布局图。图4是沿着图3的线A-A截取的截面图。图5是沿着图3的线B-B截取的截面图。为了描述方便，与参照图1和图2描述的那些重复的部分将简要描述或省略。

参照图3至图5，根据一些实施例的半导体装置可包括第二基板100、元件隔离层110、基础绝缘层120、第一导线130(BL)、直接接触件DC、间隔件结构140、第一氧化物半导体层12、第二氧化物半导体层14、第二栅电极160(WL)、第二栅极介电层162、接触结构BC和LP以及第一电容器结构190。

第二基板100可以是沉积有基底基板和外延层的结构，但实施例不限于此。第二基板100可以是硅基板、砷化镓基板、硅锗基板和/或绝缘体上半导体(SOI)基板。以下描述作为示例将基于第二基板100是硅基板。

第二基板100可包括有源区AR。有源区AR可为彼此平行延伸的多个条的形式。另外，多个有源区AR之一的中心可被设置为与另一有源区AR的远端相邻。在一些实施例中，有源区AR可形成为斜条形状。例如，如图3所示，有源区AR可为在第一方向Y1和第二方向X1延伸的平面上在不同于第一方向Y1和第二方向X1的第三方向上延伸的条的形式。第二方向X1和第三方向之间的锐角可为例如60°，但实施例不限于此。

有源区AR可包括杂质，并且因此可用作源极/漏极区。在一些实施例中，有源区AR的第一部分(例如，中心部分)可通过直接接触件DC连接到第一导线130，有源区AR的第二部分(例如，两端)可通过接触结构BC和LP连接到第一电容器结构190。

元件隔离层110可限定多个有源区AR。尽管图5和图7示出元件隔离层110的侧部有斜度，但这仅是工艺特征，实施例不限于此。

元件隔离层110可包括但不限于氧化硅、氮化硅和/或氮氧化硅。元件隔离层110可以是由一种绝缘材料制成的单层，或者可以是由各种绝缘材料的组合制成的多层。

基础绝缘层120可形成在第二基板100和元件隔离层110上。在一些实施例中，基础绝缘层120可在未形成接触结构BC和LP的区域中沿着第二基板100的上表面和元件隔离层110的上表面延伸。

基础绝缘层120可为单层结构，但在其它实施例中，可如图所示为多层结构。例如，基础绝缘层120可包括顺序地沉积在第二基板100上的第一绝缘层122、第二绝缘层124和第三绝缘层126。第一绝缘层122可包括例如氧化硅。第二绝缘层124可包括蚀刻选择比不同于第一绝缘层122的材料。例如，第二绝缘层124可包括氮化硅。第三绝缘层126可包括介电常数小于第二绝缘层124的材料。例如，第三绝缘层126可包括氧化硅。

第一导线130可形成在第二基板100、元件隔离层110和基础绝缘层120上。第一导线130可跨过有源区AR和第二栅电极160在第一方向Y1上纵向延伸。例如，第一导线130可与有源区AR倾斜地交叉，并且可与第二栅电极160垂直地交叉。多条第一导线130可彼此间隔开并且沿着第二方向X1以大致恒定的间隔布置。每条第一导线130可连接到有源区AR，并且因此可用作根据一些实施例的半导体装置的位线BL。

在一些实施例中，第一导线130可包括顺序地沉积在第二基板100上的第一子导电图案132、第二子导电图案134和第三子导电图案136。第一子导电图案132、第二子导电图案134和第三子导电图案136中的每一个可包括例如多晶硅、TiN、TiSiN、钨、硅化钨或其组合，但实施例不限于此。例如，第一子导电图案132可包括多晶硅，第二子导电图案134可包括TiSiN，第三子导电图案136可包括钨。

在一些实施例中，第一位线封盖图案138和第二位线封盖图案139可顺序地形成在第一导线130上。第一位线封盖图案138和第二位线封盖图案139可沿着第一导线130的上表面延伸。第一位线封盖图案138和第二位线封盖图案139可包括但不限于氮化硅。

直接接触件DC可形成在第二基板100和元件隔离层110上。直接接触件DC可通过穿过基础绝缘层120将第二基板100的有源区AR连接到第一导线130。例如，第二基板100可包括第一接触沟槽CT1。第一接触沟槽CT1可通过穿过基础绝缘层120来暴露有源区AR的第一部分(例如，中心部分)。直接接触件DC可形成在第一接触沟槽CT1中以将有源区AR的第一部分连接到第一导线130。

在一些实施例中，第一接触沟槽CT1的一部分可与元件隔离层110的一部分交叠。因此，第一接触沟槽CT1可暴露元件隔离层110的一部分以及有源区AR的一部分。

在一些实施例中，直接接触件DC的宽度可小于第一接触沟槽CT1的宽度。例如，直接接触件DC可仅与第二基板100的通过第一接触沟槽CT1暴露的部分接触。在一些实施例中，第一导线130的宽度也可小于第一接触沟槽CT1的宽度。例如，第一导线130的宽度可与直接接触件DC的宽度相同。

直接接触件DC可包括导电材料。因此，第一导线130可电连接到第二基板100的有源区AR。有源区AR的连接到直接接触件DC的第一部分(例如，中心部分)可用作包括第二栅电极160的半导体装置的第一源极/漏极区。

在一些实施例中，直接接触件DC可包括与第一子导电图案132相同的材料。例如，直接接触件DC可包括多晶硅，但这仅是示例。根据制造工艺，直接接触件DC可包括与第一子导电图案132不同的材料。

间隔件结构140可形成在第一导线130的侧部。间隔件结构140可沿着第一导线130的侧部延伸。例如，间隔件结构140可在第一方向Y1上纵向延伸。在一些实施例中，间隔件结构140可包括第一间隔件141、第二间隔件142、第三间隔件143、第四间隔件144和第五间隔件145。

第一间隔件141可沿着第一导线130的侧部延伸。例如，第一间隔件141可沿着第一导线130的侧部、第一位线封盖图案138的侧部和第二位线封盖图案139的侧部延伸。在形成有第一接触沟槽CT1的区域中，第一间隔件141可沿着第一导线130的侧部、直接接触件DC的侧部和第一接触沟槽CT1延伸。在一些实施例中，第一间隔件141可与第一导线130和直接接触件DC物理接触。在未形成第一接触沟槽CT1的区域中，第一间隔件141可沿着第一导线130的侧部和基础绝缘层120的上表面延伸。

第二间隔件142可形成在第一接触沟槽CT1中的第一间隔件141上。例如，第二间隔件142可沿着第一接触沟槽CT1中的第一间隔件141的轮廓延伸。

第三间隔件143可形成在第一接触沟槽CT1中的第二间隔件142上。第三间隔件143可至少部分地填充第一接触沟槽CT1的在形成第一间隔件141和第二间隔件142之后剩余的区域。

第四间隔件144可形成在第二间隔件142和第三间隔件143上。第四间隔件144可沿着第一导线130的侧部的至少一部分延伸。例如，第四间隔件144可沿着第一间隔件141的未形成第二间隔件142的侧部延伸。

第五间隔件145可形成在第三间隔件143上。第五间隔件145可沿着第一导线130的侧部的至少一部分延伸。例如，第五间隔件145可沿着第四间隔件144的侧部延伸。在一些实施例中，第五间隔件145的下表面可形成为低于第四间隔件144的下表面。例如，第五间隔件145的下部可嵌入第三间隔件143中。

第一间隔件141、第二间隔件142、第三间隔件143、第四间隔件144和第五间隔件145中的每一个可包括氧化硅、氮氧化硅、氮化硅或其组合。例如，第一间隔件141可包括氮化硅，第二间隔件142可包括氧化硅，第三间隔件143可包括氮化硅，第四间隔件144可包括氧化硅，第五间隔件145可包括氮化硅。

在一些实施例中，间隔件结构140可包括空气间隔件140A。空气间隔件140A可由空气或间隙形成。由于空气间隔件140A具有小于氧化硅的介电常数，所以可有效地减小根据一些实施例的半导体装置的寄生电容。例如，第四间隔件144可以是空气间隔件。

第二栅电极160可形成在第二基板100和隔离层110上。第二栅电极160可跨过有源区AR和第一导线130在第二方向X1上纵向延伸。例如，第二栅电极160可与有源区AR倾斜交叉，并且可与第一导线130垂直交叉。多个第二栅电极160可彼此间隔开并且沿着第一方向Y1以大致恒定的间隔布置。第二栅电极160中的每一个可插置在直接接触件DC和掩埋接触件BC之间以用作根据一些实施例的半导体装置的字线WL。

在一些实施例中，第二栅电极160可包括顺序地沉积在第二基板100上的第四子导电图案164和第五子导电图案166。第四子导电图案164和第五子导电图案166中的每一个可包括但不限于金属、多晶硅或其组合。

第二栅极介电层162可插置在第二基板100和第二栅电极160之间。第二栅极介电层162可包括但不限于例如氧化硅、氮氧化硅、氮化硅和/或介电常数大于氧化硅的高介电常数(高k)材料。

在一些实施例中，第二栅极封盖图案168可形成在第二栅电极160上。第二栅极封盖图案168可包括但不限于氮化硅。

第一氧化物半导体层12和第二氧化物半导体层14可顺序地沉积在第二基板100和元件隔离层110上。第二栅极介电层162和第二栅电极160可顺序地沉积在第二氧化物半导体层14上。因此，第二氧化物半导体层14可用作包括第二栅电极160的晶体管的沟道层。

根据一些实施例的半导体装置可以是包括掩埋沟道晶体管(BCAT)的半导体存储器装置。掩埋沟道晶体管可指栅电极(例如，第二栅电极160)嵌入在第二基板100中的结构。例如，第二基板100可包括在第二方向X1上延伸的栅极沟槽WT。在一些实施例中，栅极沟槽WT可形成在第二基板100和元件隔离层110中。第一氧化物半导体层12和第二氧化物半导体层14可沿着栅极沟槽WT的轮廓适形延伸。第二栅极介电层162和第二栅电极160可在第二氧化物半导体层14上至少部分地填充栅极沟槽WT的一部分。第二栅极封盖图案168可在第二氧化物半导体层14上至少部分地填充栅极沟槽WT的另一部分。在这些实施例中，第二栅电极160的上表面可低于第二基板100的上表面。

尽管第一氧化物半导体层12的最上表面和第二氧化物半导体层14的最上表面被示出为设置在第二基板100的上表面和共面表面上，但这仅是示例。作为另一示例，第一氧化物半导体层12和第二氧化物半导体层14可沿着栅极沟槽WT的一部分的轮廓适形延伸。

接触结构BC和LP可形成在第二基板100和元件隔离层110上。接触结构BC和LP可通过穿过基础绝缘层120将第二基板100的有源区AR连接到第一电容器结构190。在一些实施例中，接触结构BC和LP可包括掩埋接触件BC和着陆焊盘LP。

掩埋接触件BC可通过穿过基础绝缘层120将第二基板100的有源区AR与着陆焊盘LP连接。例如，第二基板100可包括第二接触沟槽CT2。第二接触沟槽CT2可通过穿过基础绝缘层120暴露有源区AR的第二部分(例如，两端)。掩埋接触件BC可形成在第二接触沟槽CT2中以将有源区AR的第二部分连接到着陆焊盘LP。

在一些实施例中，第二接触沟槽CT2的一部分可与元件隔离层110的一部分交叠。因此，第二接触沟槽CT2可暴露元件隔离层110的一部分以及有源区AR的一部分。

掩埋接触件BC可形成在间隔件结构140的侧部。掩埋接触件BC可通过间隔件结构140与第一导线130间隔开。在一些实施例中，掩埋接触件BC的上表面可低于第二位线封盖图案139的上表面。

掩埋接触件BC可形成彼此间隔开的多个隔离区域。例如，如图3所示，多个掩埋接触件BC可插置在多条第一导线130之间以及多个第二栅电极160之间。在一些实施例中，多个掩埋接触件BC可布置成矩阵形式。

掩埋接触件BC可包括导电材料。因此，掩埋接触件BC可电连接到第二基板100的有源区AR。有源区AR的连接到掩埋接触件BC的第二部分(例如，两端)可用作包括第二栅电极160的半导体装置的第二源极/漏极区。掩埋接触件BC可包括例如多晶硅，但实施例不限于此。

着陆焊盘LP可形成在掩埋接触件BC上。着陆焊盘LP可被设置为与掩埋接触件BC交叠。在这种情况下，交叠意指在垂直于第二基板100的上表面的第一竖直方向Z1上交叠。着陆焊盘LP可连接到掩埋接触件BC的上表面以将有源区AR连接到第一电容器结构190。

在一些实施例中，着陆焊盘LP可被设置为与掩埋接触件BC的一部分和第一导线130的一部分交叠。例如，着陆焊盘LP可与掩埋接触件BC的一部分和第二位线封盖图案139的一部分交叠。在一些实施例中，着陆焊盘LP的上表面可高于第二位线封盖图案139的上表面。在这种情况下，着陆焊盘LP可至少部分地覆盖第二位线封盖图案139的上表面的一部分。

着陆焊盘LP可形成彼此间隔开的多个隔离区域。例如，如图3所示，可形成用于限定多个着陆焊盘LP的焊盘沟槽PT。在一些实施例中，焊盘沟槽PT的一部分可暴露第二位线封盖图案139的一部分。例如，焊盘沟槽PT的下表面可低于第二位线封盖图案139的上表面。在这种情况下，多个着陆焊盘LP可通过第二位线封盖图案139和焊盘沟槽PT彼此分离。在一些实施例中，多个着陆焊盘LP可布置成蜂窝形式。

着陆焊盘LP可包括导电材料。因此，着陆焊盘LP可电连接到掩埋接触件BC。着陆焊盘LP可包括但不限于钨(W)。

在一些实施例中，第一上绝缘层180可形成为至少部分地填充焊盘沟槽PT。第一上绝缘层180可形成在着陆焊盘LP和第二位线封盖图案139上。因此，第一上绝缘层180可限定用于形成多个隔离区域的着陆焊盘LP。

第一上绝缘层180可包括绝缘材料。因此，多个着陆焊盘LP可彼此电分离。第一上绝缘层180可包括例如氧化硅、氮化硅、氮氧化硅和/或介电常数小于氧化硅的低k材料，但不限于此。

第一电容器结构190可设置在第一上绝缘层180和接触结构BC和LP上。第一电容器结构190可连接到接触结构BC和LP的上表面。例如，第一上绝缘层180可被图案化以暴露着陆焊盘LP的上表面的至少一部分。第一电容器结构190可连接到着陆焊盘LP的上表面的通过第一上绝缘层180暴露的部分。因此，第一电容器结构190可通过接触结构BC和LP电连接到有源区AR的第二部分(例如，两端)。可使用第一导线130和第二栅电极160来控制第一电容器结构190存储数据。

第一电容器结构190可包括第一下电极192、第一电容器介电层194和第一上电极196。第一电容器结构190可使用在第一下电极192和第一上电极196之间生成的电位差在第一电容器介电层194中存储电荷。

第一下电极192可连接到接触结构BC和LP。例如，第一下电极192可连接到着陆焊盘LP的上表面的通过第一上绝缘层180暴露的部分。在图4和图5中，第一下电极192仅以在第一竖直方向Z1上从着陆焊盘LP的上表面延伸的柱形式示出，但这仅是示例。作为另一示例，第一下电极192可为在第一竖直方向Z1上从着陆焊盘LP的上表面延伸的圆柱形式。在一些实施例中，多个第一下电极192可布置成蜂窝形式。

第一电容器介电层194可形成在第一下电极192上。在一些实施例中，第一电容器介电层194可沿着第一下电极192的侧部和上表面以及第一上绝缘层180的上表面的轮廓适形延伸。

第一上电极196可形成在第一电容器介电层194上。尽管图4和图5示出第一上电极196至少部分地填充彼此相邻的第一下电极192之间的区域，但这仅是示例。作为另一示例，第一上电极196可沿着第一电容器介电层194的轮廓适形延伸。

图6是示出根据一些实施例的半导体装置的另一示例布局图。图7是沿着图6的线C1-C1截取的截面图。图8是沿着图6的线D1-D1截取的截面图。为了描述方便，与参照图1和图2描述的那些重复的部分将简要描述或省略。

参照图6至图8，根据一些实施例的半导体装置包括第三基板200、第二导线220(BL)、下接触层230、第一氧化物半导体层12、隔离绝缘层215、第二氧化物半导体层14、第三栅极介电层240、栅极线250(WL)、上接触层270和第二电容器结构290。

第三基板200可以是沉积有基底基板和外延层的结构，但实施例不限于此。第三基板200可以是硅基板、砷化镓基板、硅锗基板和/或绝缘体上半导体(SOI)基板。以下描述作为示例将基于第三基板200是硅基板。

第二导线220可形成在第三基板200上。例如，第一下绝缘层210可形成在第三基板200上。第二导线220可设置在第一下绝缘层210上。第二导线220可在第四方向Y2上纵向延伸。多条第二导线220可在第四方向Y2上延伸，并且可在与第四方向Y2交叉的第五方向X2上以大致恒定的间隔彼此间隔开。第一下绝缘层210可形成为至少部分地填充第二导线220之间的空间。在一些实施例中，第一下绝缘层210的上表面可设置在与第二导线220的上表面相同的水平高度处。第二导线220可用作根据一些实施例的半导体存储器装置的位线BL。

第二导线220可包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，第二导线220可包括但不限于掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO

下接触层230可形成在第二导线220上。例如，下接触层230可沿着第二导线220的上表面延伸。下接触层230可将第二导线220与第二氧化物半导体层14连接。下接触层230可包括但不限于导电材料，例如金属、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氮氧化物和/或二维(2D)材料。例如，下接触层230可包括氧化铟锡(ITO)。

第一氧化物半导体层12可形成在第二导线220上。例如，第一氧化物半导体层12可沿着第二导线220的上表面延伸。在一些实施例中，第一氧化物半导体层12可设置在与下接触层230相同的水平高度处。例如，如图7所示，下接触层230可形成在第二导线220的上表面的一部分上，第一氧化物半导体层12可形成在第二导线220的上表面的另一部分上。

在一些实施例中，第一氧化物半导体层12可将第二导线220连接到第二氧化物半导体层14。在一些实施例中，第一氧化物半导体层12可在第五方向X2上纵向延伸。如图8所示，第一氧化物半导体层12可连接到沿着第五方向X2布置的多条第二导线220。

隔离绝缘层215可形成在第二导线220上。例如，隔离绝缘层215可形成在下接触层230上。隔离绝缘层215可包括在第五方向X2上纵向延伸的沟道沟槽215t。在一些实施例中，隔离绝缘层215可形成在第五方向X2上延伸并通过沟道沟槽215t彼此间隔开的多个绝缘图案。沟道沟槽215t可暴露下接触层230的至少一部分和第一氧化物半导体层12的至少一部分。例如，沟道沟槽215t可暴露下接触层230的上表面和第一氧化物半导体层12的上表面。

隔离绝缘层215可包括例如氧化硅、氮氧化硅、氮化硅和/或介电常数小于氧化硅的低k材料，但实施例不限于此.

第二氧化物半导体层14可形成在第二导线220上。第二氧化物半导体层14可形成在沟道沟槽215t中。例如，第二氧化物半导体层14可沿着沟道沟槽215t的侧部和下表面延伸。第二氧化物半导体层14可(电)连接到第二导线220，并且可与第一氧化物半导体层12(物理)接触。例如，沿着沟道沟槽215t的下表面延伸的第二氧化物半导体层14可与下接触层230的上表面和第一氧化物半导体层12的上表面物理接触。

根据一些实施例的半导体装置可以是包括竖直沟道晶体管(VCT)的半导体存储器装置。竖直沟道晶体管可指沟道层(例如，第二氧化物半导体层14)的沟道长度在垂直于第三基板200的上表面的第二竖直方向Z2上延伸的结构。例如，第二氧化物半导体层14可包括沿着水平方向(例如，第四方向Y2)和与第五方向X2交叉的第二竖直方向Z2布置的第一源极/漏极区和第二源极/漏极区。例如，第二氧化物半导体层14的下部可用作第一源极/漏极区，第二氧化物半导体层14的上部可用作第二源极/漏极区。第二氧化物半导体层14的介于第一源极/漏极区和第二源极/漏极区之间的区域可用作沟道区。

在一些实施例中，彼此间隔开的多个第二氧化物半导体层14可形成在第二导线220上。多个第二氧化物半导体层14可通过在第四方向Y2和第五方向X2上彼此间隔开以矩阵形式布置。在一些实施例中，在第五方向X2上延伸的第一氧化物半导体层12可与沿着第五方向X2布置的多个第二氧化物半导体层14物理接触。

第三栅极介电层240可形成在沟道沟槽215t中的第二氧化物半导体层14上。第三栅极介电层240可插置在第二氧化物半导体层14和栅极线250之间。例如，第三栅极介电层240可沿着第二氧化物半导体层14的内侧和上表面延伸。第三栅极介电层240可包括例如氧化硅、氮氧化硅、氮化硅和/或介电常数大于氧化硅的高k材料，但实施例不限于此。

栅极线250可形成在沟道沟槽215t中的第三栅极介电层240上。栅极线250可在第五方向X2上纵向延伸。栅极线250可包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，栅极线250可包括但不限于掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO

在一些实施例中，栅极线250可包括在一个沟道沟槽215t中面向彼此的第三栅电极250A和第四栅电极250B。第三栅电极250A和第四栅电极250B可在第四方向Y2上彼此间隔开并且在第五方向X2上纵向延伸。在这种情况下，可实现每第二氧化物半导体层14设置两个晶体管的结构。例如，第三栅电极250A可用作根据一些实施例的半导体装置的第一字线，第四栅电极250B可用作根据一些实施例的半导体装置的第二字线。

在一些实施例中，第一屏障绝缘层262和间隙填充绝缘层264可形成在第三栅电极250A和第四栅电极250B之间。第三栅电极250A和第四栅电极250B可通过第一屏障绝缘层262和间隙填充绝缘层264彼此分离。例如，第一屏障绝缘层262可沿着第三栅电极250A的内侧、第二氧化物半导体层14的上表面和第四栅电极250B的内侧延伸。间隙填充绝缘层264可形成在第一屏障绝缘层262上以至少部分地填充第三栅电极250A和第四栅电极250B之间的区域。

第一屏障绝缘层262和间隙填充绝缘层264中的每一个可包括但不限于氧化硅、氮氧化硅、氮化硅或其组合。例如，第一屏障绝缘层262可包括氮化硅，间隙填充绝缘层264可包括氧化硅。

在一些实施例中，第三栅极封盖图案266可形成在栅极线250上。例如，第三栅极封盖图案266可至少部分地覆盖栅极线250的上表面、第一屏障绝缘层262的上表面和间隙填充绝缘层264的上表面。第三栅极封盖图案266可包括但不限于氮化硅。

上接触层270可形成在第二氧化物半导体层14上。例如，上接触层270可连接到第二氧化物半导体层14的上表面。上接触层270可将第二氧化物半导体层14连接到第二电容器结构290。上接触层270可包括但不限于导电材料，例如金属、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氮氧化物和/或二维(2D)材料。

在一些实施例中，可每第二氧化物半导体层14形成两个上接触层270。例如，第二氧化物半导体层14的与第三栅电极250A相邻的上部可连接到一个上接触层270，第二氧化物半导体层14的与第四栅电极250B相邻的上部可连接到另一上接触层270。

第二电容器结构290可形成在隔离绝缘层215和上接触层270上。第二电容器结构290可连接到上接触层270的上表面。可使用第二导线220和栅极线250来控制第二电容器结构290存储数据。

第二电容器结构290可包括第二下电极292、第二电容器介电层294和第二上电极296。第二电容器结构290可使用在第二下电极292和第二上电极296之间生成的电位差在第二电容器介电层294中存储电荷。

第二下电极292可连接到上接触层270。在图7和图8中，第二下电极292仅以在第二竖直方向Z2上从上接触层270的上表面延伸的柱形式示出，但这仅是示例。作为另一示例，第二下电极292可为在第二竖直方向Z2上从上接触层270的上表面延伸的圆柱形式。在一些实施例中，多个第二下电极292可布置成矩阵形式。

第二电容器介电层294可形成在第二下电极292上。在一些实施例中，第二电容器介电层294可沿着第二下电极292的侧部和上表面以及隔离绝缘层215的上表面适形延伸。

第二上电极296可形成在第二电容器介电层294上。在图7和图8中，第二上电极296被示出为至少部分地填充彼此相邻的第二下电极292之间的区域，但这仅是示例。在其它实施例中，第二上电极296可沿着第二电容器介电层294的轮廓适形延伸。

图9至图11是示出根据一些实施例的半导体装置的各种示例截面图。为了描述方便，与参照图1、图2和图6至图8描述的那些重复的部分将简要描述或省略。

参照图9，在根据一些实施例的半导体装置中，第二氧化物半导体层14包括面向彼此的第一沟道部分14A和第二沟道部分14B。

第一沟道部分14A和第二沟道部分14B可在第四方向Y2上彼此间隔开。例如，第一沟道部分14A可沿着沟道沟槽215t的一侧延伸，第二沟道部分14B可沿着沟道沟槽215t的另一侧延伸。

在一些实施例中，第一沟道部分14A和第二沟道部分14B可通过第一屏障绝缘层262和间隙填充绝缘层264彼此分离。例如，第一屏障绝缘层262的最下表面可形成为等于或低于第二氧化物半导体层14的最下表面。结果，第二氧化物半导体层14可被切割以形成第一沟道部分14A和第二沟道部分14B。

参照图10，在根据一些实施例的半导体装置中，多个第一氧化物半导体层12沿着第五方向X2布置。

沿着第五方向X2布置的多个第一氧化物半导体层12可通过第二下绝缘层212彼此间隔开。在一些实施例中，多个第一氧化物半导体层12可对应于沿着第五方向X2布置的多个第二氧化物半导体层14和多条第二导线220。在这种情况下，每个第一氧化物半导体层12可将一条第二导线220连接到一个第二氧化物半导体层14。

参照图11，在根据一些实施例的半导体装置中，第二氧化物半导体层14的至少一部分与下氧化物层216物理接触。

下氧化物层216可形成在第一下绝缘层210上。例如，下氧化物层216可至少部分地覆盖第二导线220的侧部。在一些实施例中，下氧化物层216可至少部分地覆盖第二导线220的侧部和第一氧化物半导体层12的侧部。第二氧化物半导体层14可与下氧化物层216的上表面物理接触。

下氧化物层216可包括氧化物。例如，下氧化物层216可包括氧化硅。当第二氧化物半导体层14与下氧化物层216物理接触时，下氧化物层216的氧原子可扩散到第二氧化物半导体层14中。结果，第二氧化物半导体层14的第二结晶氧化物半导体材料可固化，并且可向半导体装置提供改进的性能和可靠性。

在一些实施例中，第二屏障绝缘层214可插置在第二导线220和下氧化物层216之间。第二屏障绝缘层214可至少部分地覆盖第二导线220的侧部。第二屏障绝缘层214可减少或防止下氧化物层216的氧原子扩散到第二导线220中。例如，第二屏障绝缘层214可包括但不限于氮化硅。

图12是示出根据一些实施例的半导体装置的另一示例布局图。图13是沿着图12的线C2-C2截取的截面图。图14是沿着图12的线D2-D2截取的截面图。为了描述方便，与参照图1、图2和图6至图8描述的那些重复的部分将简要描述或省略。

参照图12至图14，在根据一些实施例的半导体装置中，第二氧化物半导体层14与第一氧化物半导体层12的侧部物理接触。

例如，如图13所示，第一氧化物半导体层12可形成在下接触层230的上表面的一部分上，第二氧化物半导体层14可形成在下接触层230的上表面的另一部分上。另外，沟道沟槽215t可暴露下接触层230的上表面和第一氧化物半导体层12的侧部。结果，第二氧化物半导体层14可与下接触层230的上表面和第一氧化物半导体层12的侧部物理接触。

在一些实施例中，下接触层230可至少部分地覆盖第二导线220的上表面和第一下绝缘层210的上表面。如图14所示，下接触层230可连接到沿着第五方向X2布置的多条第二导线220。下接触层230可连接到在第四方向Y2和第五方向X2上彼此间隔开的多个第二氧化物半导体层14。

图15至图17是示出根据一些实施例的半导体装置的各种示例截面图。为了描述方便，与参照图1、图2和图6至图14描述的那些重复的部分将简要描述或省略。

参照图15，在根据一些实施例的半导体装置中，第二氧化物半导体层14包括面向彼此的第一沟道部分14A和第二沟道部分14B。由于第二氧化物半导体层14与上面参照图9描述的类似，所以将省略其详细描述。

参照图16，在根据一些实施例的半导体装置中，多个下接触层230沿着第五方向X2布置。

沿着第五方向X2布置的多个下接触层230可通过第二下绝缘层212彼此间隔开。在一些实施例中，多个下接触层230可对应于沿着第五方向X2布置的多个第二氧化物半导体层14和多条第二导线220。在这种情况下，每个下接触层230可将一条第二导线220连接到沿着第四方向Y2布置的多个第二氧化物半导体层14。

参照图17，在根据一些实施例的半导体装置中，第二氧化物半导体层14的至少一部分与下氧化物层216物理接触。由于第二氧化物半导体层14与上面参照图11描述的类似，所以将省略其详细描述。

图18是示出根据一些实施例的半导体装置的另一示例布局图。图19是沿着图18的线C3-C3截取的截面图。图20是沿着图18的线D3-D3截取的截面图。

参照图18至图20，在根据一些实施例的半导体装置中，第一氧化物半导体层12在第四方向Y2上纵向延伸。

如图18所示，第一氧化物半导体层12可与沿着第四方向Y2布置的多个第二氧化物半导体层14物理接触。多个第一氧化物半导体层12可沿着第五方向X2布置。

尽管图18和图20示出第一氧化物半导体层12在第二竖直方向Z2中不与第二导线220交叠，但这仅是示例。作为另一示例，第一氧化物半导体层12的至少一部分可在第二竖直方向Z2上与第二导线220交叠。

图21至图23是示出根据一些实施例的半导体装置的各种示例截面图。为了描述方便，与参照图1、图2和图6至图20描述的那些重复的部分将简要描述或省略。

参照图21，在根据一些实施例的半导体装置中，第二氧化物半导体层14包括面向彼此的第一沟道部分14A和第二沟道部分14B。由于第二氧化物半导体层14与上面参照图9描述的类似，所以将省略其详细描述。

参照图22，在根据一些实施例的半导体装置中，多个下接触层230沿着第五方向X2布置。由于下接触层230与上面参照图16描述的类似，所以将省略其详细描述。

参照图23，在根据一些实施例的半导体装置中，第二氧化物半导体层14的至少一部分与下氧化物层216物理接触。由于第二氧化物半导体层14与上面参照图11描述的类似，所以将省略其详细描述。

以下，将参照图1至图33描述根据示例实施例的半导体装置的制造方法。

图24至图27是示出根据一些实施例的半导体装置的制造方法的中间操作的示图。为了描述方便，与参照图1和图2描述的那些重复的部分将简要描述或省略。

参照图24，在第一基板10上形成第一初步氧化物半导体层12a。

可通过例如沉积工艺来形成第一初步氧化物半导体层12a。第一初步氧化物半导体层12a可包括包含第一金属元素的二元氧化物半导体材料或三元氧化物半导体材料，或者包含彼此不同的第一金属元素和第二金属元素的三元氧化物半导体材料。二元氧化物半导体材料或三元氧化物半导体材料可以是(但不限于)锌氧化物(ZnO、Zn

在一些实施例中，第一初步氧化物半导体层12a可包括非结晶氧化物半导体材料。例如，第一初步氧化物半导体层12a可包括非晶GZO。

在一些其它实施例中，第一初步氧化物半导体层12a可包括结晶氧化物半导体材料。例如，第一初步氧化物半导体层12a可包括多晶GZO和/或尖晶石GZO。

参照图25，执行第一后处理工艺HT1以形成第一氧化物半导体层12。

第一后处理工艺HT1可包括例如退火工艺。在一些实施例中，第一后处理工艺HT1可在约700℃或更低的温度下执行。例如，第一后处理工艺HT1可包括在约200℃至约700℃的温度下执行的退火工艺。

随着执行第一后处理工艺HT1，第一初步氧化物半导体层12a可结晶以形成具有结晶度的第一氧化物半导体层12。例如，第一氧化物半导体层12可包括多晶GZO和/或尖晶石GZO。

在一些实施例中，可省略第一后处理工艺HT1。例如，当第一初步氧化物半导体层12a包括结晶氧化物半导体材料时，可省略第一后处理工艺HT1。

参照图26，在第一氧化物半导体层12上形成第二初步氧化物半导体层14a。

可通过例如沉积工艺来形成第二初步氧化物半导体层14a。第二初步氧化物半导体层14a可包括包含第一金属元素和第二金属元素以及不同于第一金属元素和第二金属元素的第三金属元素的四元氧化物半导体材料。例如，四元氧化物半导体材料可以是(但不限于)铟镓锌氧化物(IGZO、In

第二初步氧化物半导体层14a可包括非结晶氧化物半导体材料。例如，第二初步氧化物半导体层14a可包括非晶IGZO。

参照图27，执行第二后处理工艺HT2以形成第二氧化物半导体层14。

第二后处理工艺HT2可包括例如退火工艺。在一些实施例中，第二后处理工艺HT2可在约700℃或更低的温度下执行。例如，第二后处理工艺HT2可包括在约200℃至约700℃的温度下执行的退火工艺。

随着执行第二后处理工艺HT2，第二初步氧化物半导体层14a可结晶以形成具有结晶度的第二氧化物半导体层14。例如，第二氧化物半导体层14可包括多晶IGZO、尖晶石IGZO和/或c轴取向结晶(CAAC)IGZO。

随后，参照图1，在第一基板10、第一氧化物半导体层12和第二氧化物半导体层14上形成源极/漏极区16、栅极结构20、层间绝缘层30和源极/漏极接触件35。

例如，可在第一氧化物半导体层12和第二氧化物半导体层14上形成第一栅极介电层22、第一栅电极24和第一栅极封盖图案26。随后，可执行使用第一栅极封盖图案26作为蚀刻掩模的蚀刻工艺。结果，可形成被图案化的第一氧化物半导体层12和第二氧化物半导体层14。然后，可形成源极/漏极区16、栅极间隔件28、层间绝缘层30和源极/漏极接触件35。结果，可制造上面参照图1描述的半导体装置。

在根据一些实施例的半导体装置的制造方法中，第二氧化物半导体层14可形成在第一氧化物半导体层12上以具有高结晶度。详细地，如上所述，包含第一金属元素(或第一金属元素和第二金属元素)的第一氧化物半导体层12可在沉积包含第一金属元素至第三金属元素的第二氧化物半导体层14的工艺中用作种子层以改进第二氧化物半导体层14的结晶度。因此，可提供一种制造具有改进的性能和可靠性的半导体装置的方法。

图28至图30是示出根据一些实施例的半导体装置的制造方法的中间操作的示图。为了描述方便，与参照图1至图5和图24至图27描述的那些重复的部分将简要描述或省略。

参照图28，在第二基板100中形成栅极沟槽WT。

栅极沟槽WT可在第二方向X1上延伸。在一些实施例中，栅极沟槽WT可形成在第二基板100和元件隔离层110中。

参照图29，在栅极沟槽WT中形成第一氧化物半导体层12和第二氧化物半导体层14。

可在栅极沟槽WT中顺序地沉积第一氧化物半导体层12和第二氧化物半导体层14。第一氧化物半导体层12和第二氧化物半导体层14中的每一个可沿着栅极沟槽WT的轮廓适形延伸。由于第一氧化物半导体层12和第二氧化物半导体层14形成为与上面参照图24至图27描述的那些类似，所以将省略其详细描述。

参照图30，在栅极沟槽WT中形成第二栅极介电层162和第二栅电极160。

可在第二氧化物半导体层14上顺序地沉积第二栅极介电层162和第二栅电极160。第二栅极介电层162和第二栅电极160中的每一个可沿着第二氧化物半导体层14的轮廓适形延伸。

在一些实施例中，第二栅极介电层162和第二栅电极160可在第二氧化物半导体层14上至少部分地填充栅极沟槽WT的一部分。第二栅极封盖图案168可在第二氧化物半导体层14上至少部分地填充栅极沟槽WT的另一部分。在这种情况下，第二栅电极160的上表面可低于第二基板100的上表面。

在形成第二栅极介电层162、第二栅电极160和第二栅极封盖图案168之后，可执行用于暴露第二基板100的上表面的平坦化工艺。

随后，参照图3至图5，在第二基板100和元件隔离层110上形成基础绝缘层120、第一导线130(BL)、直接接触件DC、间隔件结构140、接触结构BC和LP以及第一电容器结构190。因此，可制造参照图3至图5描述的包括掩埋沟道晶体管(BCAT)的半导体存储器装置。

图31至图33是示出根据一些实施例的半导体装置的制造方法的中间操作的示图。为了描述方便，与参照图1、图2和图6至图27描述的那些重复的部分将简要描述或省略。

参照图31，在第三基板200上形成第一下绝缘层210、第二导线220和第一氧化物半导体层12。

第一下绝缘层210可形成在第三基板200上。第二导线220可形成在第一下绝缘层210上。多条第二导线220可在第四方向Y2上延伸，并且可在与第四方向Y2交叉的第五方向X2上以大致恒定的间隔彼此间隔开。第一下绝缘层210可形成为至少部分地填充第二导线220之间的空间。

第一氧化物半导体层12可形成在第一下绝缘层210和第二导线220上。由于第一氧化物半导体层12形成为与上面参照图24和图25描述的类似，所以将省略其详细描述。

参照图32，形成下接触层230和隔离绝缘层215。

例如，可执行用于将第一氧化物半导体层12图案化的蚀刻工艺。随后，可形成用于至少部分地填充图案化的第一氧化物半导体层12之间的空间的下接触层230。下接触层230可连接到第二导线220。

随后，可在下接触层230和第一氧化物半导体层12上形成隔离绝缘层215。隔离绝缘层215可包括在第五方向X2上纵向延伸的沟道沟槽215t。沟道沟槽215t可暴露下接触层230的至少一部分和第一氧化物半导体层12的至少一部分。例如，沟道沟槽215t可暴露下接触层230的上表面和第一氧化物半导体层12的上表面。

参照图33，在沟道沟槽215t中形成第二氧化物半导体层14。

第二氧化物半导体层14可沿着沟道沟槽215t的轮廓适形延伸。结果，可形成与下接触层230和第一氧化物半导体层12物理接触的第二氧化物半导体层14。由于第二氧化物半导体层14形成为与上面参照图26和图27描述的类似，所以将省略其详细描述。

随后，参照图6至图8，在第二氧化物半导体层14上形成第三栅极介电层240、栅极线250(WL)、上接触层270和第二电容器结构290。因此，可制造参照图6至图8描述的包括竖直沟道晶体管(VCT)的半导体存储器装置。

尽管参考本发明构思的实施例具体地示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可对其进行各种形式和细节上的改变。