混合超声换能器系统

技术领域

本公开涉及混合超声换能器系统。

背景技术

微机电系统(MEMS)器件通常包含在现代电子产品中。MEMS器件是包括用于实现机电功能的多个元件(例如，固定或可移动元件)的微型器件。在MEMS技术的各种应用(例如，运动传感器、压力传感器、惯性传感器和打印机喷嘴)中，微机械超声换能器(MUT)由于其与常规超声传感器相比的优越性能而受到广泛关注。

发明内容

根据本公开的一个实施例，提供了一种集成芯片结构，包括：电介质堆叠，设置在衬底上；一个或多个压电式微机械超声换能器(PMUT)，包括设置在所述电介质堆叠内、位于一个或多个PMUT腔之上的压电堆叠；一个或多个电容式微机械超声换能器(CMUT)，包括设置在所述电介质堆叠内并由一个或多个CMUT腔分隔开的电极；以及隔离室，被布置在所述电介质堆叠内、横向位于所述一个或多个PMUT和所述一个或多个CMUT之间，所述隔离室在竖直方向上延伸经过所述一个或多个PMUT和所述一个或多个CMUT两者的至少一部分。

根据本公开的另一实施例，提供了一种集成芯片结构，包括：电介质堆叠，包括设置在衬底上的多个电介质层，其中，所述电介质堆叠的一个或多个第一内表面形成PMUT腔，并且所述电介质堆叠的一个或多个第二内表面形成CMUT腔；柔性膜，布置在所述电介质堆叠内并包括导电材料；压电式微机械超声换能器(PMUT)，包括设置在所述电介质堆叠内、位于所述PMUT腔和所述柔性膜之间的压电堆叠；电容式微机械超声换能器(CMUT)，包括设置在所述电介质堆叠内、位于所述CMUT腔的竖直相对端上的底部电极和顶部电极；并且其中，所述电介质堆叠的一个或多个第三内表面形成布置在所述PMUT和所述CMUT之间的隔离室。

根据本公开的又一实施例，提供了一种形成集成芯片结构的方法，包括：在衬底上的第一电介质堆叠内形成一个或多个PMUT腔；在所述第一电介质堆叠内形成第一多个隔离腔；在MEMS衬底上的第二电介质堆叠内形成一个或多个CMUT腔；在所述第二电介质堆叠内形成第二多个隔离腔；以及执行接合工艺，所述接合工艺将所述第一电介质堆叠和所述第二电介质堆叠结合在一起，以在所述衬底和所述MEMS衬底之间形成电介质堆叠，其中，所述接合工艺还将所述第一多个隔离腔和所述第二多个隔离腔结合在一起以形成多个隔离室，所述多个隔离室在横向上位于所述一个或多个PMUT腔和所述一个或多个CMUT腔之间。

附图说明

当结合附图阅读时，通过下面的具体实施方式可以最好地理解本公开的各方面。要注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可能被任意增大或减小。

图1示出了集成芯片结构的一些实施例的截面图的框图，该集成芯片结构包括电容式微机械超声换能器(CMUT)和压电式微机械超声换能器(PMUT)。

图2示出了包括CMUT和PMUT的集成芯片结构的一些附加实施例的截面图。

图3示出了包括CMUT和PMUT的集成芯片结构的一些附加实施例的截面图。

图4示出了包括CMUT和PMUT的集成芯片结构的一些附加实施例的截面图。

图5A-5B示出了包括CMUT和PMUT的集成芯片结构的一些附加实施例。

图6A-6F示出了包括CMUT和PMUT的集成芯片结构的一些附加实施例。

图7示出了包括CMUT和PMUT的集成芯片结构的一些附加实施例的截面图。

图8示出了集成芯片结构的一些实施例的俯视图，该集成芯片结构包括具有多个像素的微机械超声换能器阵列，所述多个像素分别包括CMUT和PMUT。

图9A-9C示出了显示包括CMUT和PMUT的微机械超声换能器(MUT)阵列的操作的框图。

图10A-10D示出了显示包括超声换能器芯片的超声探头系统的示意图，该超声换能器芯片包括CMUT和PMUT。

图11-32示出了形成包括CMUT和PMUT的集成芯片结构的方法的一些实施例。

图33-52示出了形成包括CMUT和PMUT的集成芯片结构的方法的一些替代实施例。

图53示出了形成包括CMUT和PMUT的集成芯片结构的方法的一些实施例的流程图。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中的处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符同样可以相应地进行解释。

微机械超声换能器(MUT)是微机电系统(MEMS)器件，其能够将电能转换为机械能，反之亦然。MUT常用于发送和接收超声波范围内的声信号(例如，在大于约20kHz的频率下)。存在常用于集成芯片的两种不同类型的MUT：电容式微机械超声换能器(CMUT)和压电式微机械超声换能器(PMUT)。CMUT通过响应于接收到的声信号产生电容力和/或通过使用基于施加的电信号的电容力产生声信号来工作。PMUT通过响应于接收到的声信号产生压电力和/或通过使用基于施加的电信号的压电力产生声信号来工作。

CMUT和PMUT具有不同的特性和/或限制。例如，与PMUT相比，CMUT通常提供相对较低的超声波强度，而与CMUT相比，PMUT以低带宽工作。因此，包括具有CMUT或具有PMUT的MEMS器件的集成芯片结构的应用和产品性能受到限制。通过将CMUT和PMUT两者集成到同一集成芯片结构中，可以克服这些限制，从而提高集成芯片结构的性能。

然而，已经意识到共享同一集成芯片结构的PMUT和CMUT可能会相互干扰，从而导致噪声和/或性能下降。例如，可以操作具有PMUT和CMUT两者的集成芯片结构以使用PMUT来生成超声波信号并且使用CMUT来接收超声波信号。然而，操作PMUT来生成超声波信号可能会导致被相邻的CMUT接收的力(例如，振动、杂散的声信号等)。该力可能会在系统内产生噪音，从而降低系统的性能。

本公开涉及一种集成芯片结构，该集成芯片结构具有通过一个或多个隔离室相互分隔开的PMUT和CMUT。在一些实施例中，集成芯片结构包括电介质堆叠，该电介质堆叠包括设置在衬底上的多个电介质层。PMUT和CMUT设置在电介质堆叠内。电介质堆叠包括形成PMUT和CMUT之间的一个或多个隔离室的内表面。一个或多个隔离室被配置用于改善PMUT和CMUT之间的隔离，从而降低PMUT和CMUT之间的噪声，并且改善集成芯片结构的性能。

图1示出了集成芯片结构100的一些实施例的截面图的框图，该集成芯片结构100包括压电式微机械超声换能器(PMUT)和电容式微机械超声换能器(CMUT)。

集成芯片结构100包括设置在衬底102之上的电介质堆叠104。电介质堆叠104包括彼此堆叠的多个电介质层。柔性膜106布置在电介质堆叠104上和/或电介质堆叠104内。在一些实施例中，柔性膜106在电介质堆叠104的最外边缘之间连续延伸。在其他实施例(未示出)中，柔性膜106可以具有与电介质堆叠104不同的宽度。

集成芯片结构100还包括一个或多个PMUT区域108和一个或多个CMUT区域110。一个或多个PMUT区域108分别包括设置在电介质堆叠104内的一个或多个PMUT。一个或多个CMUT区域110分别包括设置在电介质堆叠104内的一个或多个CMUT。在一些实施例中，一个或多个PMUT区域108和一个或多个CMUT区域110在竖直方向上布置在衬底102和柔性膜106之间。

一个或多个隔离室112布置在电介质堆叠104内。一个或多个隔离室112在横向上设置在一个或多个PMUT区域108内的一个或多个PMUT与一个或多个CMUT区域110内的一个或多个CMUT之间。在一些实施例中，一个或多个隔离室112也可以设置在一个或多个PMUT区域108内的一个或多个PMUT之间和/或一个或多个CMUT区域110内的一个或多个CMUT之间。一个或多个隔离室112分别由电介质堆叠104的一个或多个内表面形成。一个或多个隔离室112在竖直方向上延伸经过一个或多个PMUT和一个或多个CMUT两者的至少一部分。

一个或多个隔离室112被配置为抑制一个或多个PMUT区域108内的一个或多个PMUT和/或一个或多个CMUT区域110内的一个或多个CMUT之间的串扰。通过抑制一个或多个PMUT和/或一个或多个CMUT之间的串扰，可以降低集成芯片结构100内的噪声并且可以改善集成芯片结构100的性能。

图2示出了包括PMUT和CMUT两者的集成芯片结构200的一些附加实施例的截面图。

集成芯片结构200包括设置在衬底102之上的电介质堆叠104。电介质堆叠104包括彼此堆叠的多个电介质层。柔性膜106布置在电介质堆叠104上和/或电介质堆叠104内。在一些实施例中，电介质堆叠104可以包括位于柔性膜106之上和之下的一个或多个电介质层。包括一个或多个PMUT 202的一个或多个PMUT区域108和包括一个或多个CMUT 204的一个或多个CMUT区域110设置在电介质堆叠104内、位于柔性膜106下方。

一个或多个PMUT 202分别包括设置在PMUT腔206之上的压电堆叠208。压电堆叠208可以包括布置在下电极210和上电极214之间的压电材料212。在一些实施例中，柔性膜106设置在压电堆叠208之上。在发送模式中，一个或多个偏置电压被施加到下电极210和上电极214中的一个或多个。一个或多个偏置电压使得电场形成在压电材料212两端。电场使得压电材料212弯曲，从而导致柔性膜106偏转。在接收模式中，入射信号(例如，入射声波)的力使得压电材料212弯曲。弯曲产生在下电极210和上电极214之间形成电位差的电荷。电位差可用于确定弯曲程度和入射信号的特性。

一个或多个CMUT 204分别包括与衬底102具有固定关系的底部电极216和与柔性膜106具有固定关系的顶部电极219。底部电极216通过CMUT腔218与顶部电极219分隔开。在一些实施例中，顶部电极219可以包括柔性膜106或者是柔性膜106的一部分。在接收模式中，入射信号(例如，入射声波)使得柔性膜106移动并且改变底部电极216和顶部电极219之间的电容。电容的变化可以被检测并用于确定入射信号的弯曲程度和特性。在发送模式中，一个或多个偏置电压被施加到底部电极216和顶部电极219中的一个或多个。一个或多个偏置电压使得形成电场，该电场使柔性膜106移动以产生超声波信号。

在一些实施例中，一个或多个PMUT 202可以分别具有第一尺寸220(例如，第一宽度和/或第一长度)，而一个或多个CMUT 204可以分别具有第二尺寸222(例如，第二宽度和/或第二长度)。在一些实施例中，第一尺寸220大于第二尺寸222。例如，第一尺寸220可以在约20微米(μm)到约200μm之间的第一范围内，而第二尺寸222可以在约10μm到约100μm之间的第二范围内。一个或多个PMUT 202和一个或多个CMUT 204的相对小的尺寸由于低RC延迟(例如，由于一个或多个PMUT 202和一个或多个CMUT 204的小尺寸，集成芯片结构200内的互连可以具有相对短的长度并且因此具有相对低的电阻)而提供了具有良好性能的集成芯片结构200。

在一些实施例中，柔性膜106可以由一个或多个PMUT 202和/或一个或多个CMUT204共享。在这样的实施例中，柔性膜106可以在一个或多个PMUT 202和一个或多个CMUT204之上连续延伸。共享柔性膜106可以允许一个或多个CMUT 204和/或一个或多个PMUT202作为一个单元起作用。

一个或多个隔离室112横向布置在一个或多个PMUT区域108和一个或多个CMUT区域110之间，横向布置在一个或多个PMUT区域108内的一个或多个PMUT 202之间，和/或横向布置在一个或多个CMUT区域110内的一个或多个CMUT 204之间。一个或多个隔离室112分别由电介质堆叠104的一个或多个内表面形成。在一些实施例中，一个或多个隔离室112可以分别具有第一宽度224。在一些实施例中，第一宽度224可以在约5μm到约50μm之间的范围内。一个或多个隔离室112被配置为减少一个或多个PMUT 202与一个或多个CMUT 204之间的串扰，以为集成芯片结构200提供较少噪声，从而产生良好信噪比。

在一些实施例中，一个或多个隔离室112可以保持在具有相对低压力的真空下。在一些附加的实施例中，一个或多个隔离室112可以填充有一种或多种气体。在又一些附加的实施例中，一个或多个隔离室112可以填充有声波吸收材料，例如聚酰亚胺、低k电介质材料、多孔聚合物材料(例如，多孔甲基倍半硅氧烷)等。

密封环区域226沿着衬底102和/或电介质堆叠104的最外边缘布置。密封环区域226被配置为防止裂纹扩散到一个或多个PMUT区域108和/或一个或多个CMUT区域110。在一些实施例中，密封环区域226可以包括多个堆叠互连。多个堆叠互连与一个或多个PMUT区域108和/或一个或多个CMUT区域110内的互连横向分隔开。在一些实施例中，密封环区域226还可以包括一个或多个钝化层，或被配置为防止裂纹扩散的其他类似结构。在一些实施例中，密封环区域226具有第二宽度228。在一些实施例中，第二宽度228可以在约5μm到约50μm之间的范围内、约10μm到约75μm之间的范围内或其他类似的值。

图3示出了包括CMUT和PMUT的集成芯片结构300的一些附加实施例的截面图。

集成芯片结构300包括设置在衬底102之上的电介质堆叠104。电介质堆叠104包括彼此堆叠的多个电介质层。在一些实施例中，电介质堆叠104可以包括布置在衬底102之上的第一电介质层302、位于第一电介质层302之上的第二电介质层304、位于第二电介质层304之上的第一钝化层306、位于第一钝化层306之上的第三电介质层308、位于第三电介质层308之上的第一高k电介质层310、位于第一高k电介质层310之上的第四电介质层312、位于第四电介质层312之上的第五电介质层314、位于第五电介质层314之上的第二高k电介质层316、位于第二高k电介质层316之上的第六电介质层318、位于第六电介质层318之上的第七电介质层320、位于第六电介质层318之上的第八电介质层322、位于第六电介质层318之上的第九电介质层324、以及位于第九电介质层324之上的第二钝化层326。

在一些实施例中，第一电介质层302、第二电介质层304、第三电介质层308、第四电介质层312、第五电介质层314、第六电介质层318、第七电介质层320、第八电介质层322、和第九电介质层324可以是以下材料或包括以下材料：氧化硅、氮化硅、氮氧化硅、碳化硅、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、四乙硅氧烷(TEOS)、旋涂玻璃(SOG)、高密度等离子体(HDP)氧化物、等离子体增强TEOS(PETEOS)等。在一些实施例中，第一钝化层306和第二钝化层326可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅)等。在一些实施例中，第一高k电介质层310和第二高k电介质层316可以是以下材料包括以下材料：二氧化铪、二氧化锆、氧化铝(Al

柔性膜106布置在电介质堆叠104内。在一些实施例中，柔性膜106可以布置在第六电介质层318和第九电介质层324之间。在一些实施例中，柔性膜106可以包括半导体材料(例如，硅、掺杂硅、掺杂多晶硅等)、导电材料(例如，金属)等。

一个或多个PMUT 202设置在一个或多个PMUT区域108内。一个或多个PMUT 202分别包括设置在一个或多个PMUT腔206之上的压电堆叠208。压电堆叠208包括通过压电材料212与上电极214分隔开的下电极210。一个或多个PMUT腔206布置在电介质堆叠104的侧壁之间。在一些实施例中，一个或多个PMUT腔206布置在第二电介质层304、第一钝化层306、第三电介质层308、第一高k电介质层310和第四电介质层312的侧壁之间。在一些实施例中，下电极210和/或上电极214可以包括铝、铜、钛、氮化钛、钽、氮化钽等。在一些实施例中，压电材料212可以包括氮化铝(AlN)、锆钛酸铅(PZT)、氧化锌(ZnO)等。在一些实施例中，一个或多个PMUT开口344延伸穿过第九电介质层324和第二钝化层326。一个或多个PMUT开口344设置在柔性膜106之上和压电堆叠208之上。一个或多个PMUT开口344可以暴露柔性膜106的上表面。

一个或多个CMUT 204设置在一个或多个CMUT区域110内。一个或多个CMUT 204分别包括通过一个或多个CMUT腔218与顶部电极219(例如，在柔性膜106的一部分内)分隔开的底部电极216。在一些实施例中，一个或多个PMUT腔206比一个或多个CMUT腔218更靠近衬底102。在这样的实施例中，一个或多个CMUT腔218分别具有高于一个或多个PMUT腔206的底部的底部和高于一个或多个PMUT腔206的顶部的顶部。在一些实施例中，一个或多个CMUT腔218具有的高度可以不同于(例如，大于)一个或多个PMUT腔206的高度。在一些实施例中，一个或多个CMUT腔218布置在第四电介质层312、第五电介质层314和第二高k电介质层316的侧壁之间。

一个或多个隔离室112横向布置在一个或多个PMUT区域108和一个或多个CMUT区域110之间，横向布置在一个或多个PMUT区域108内的一个或多个PMUT 202之间，和/或横向布置在一个或多个CMUT区域110内的一个或多个CMUT 204之间。在一些实施例中，一个或多个隔离室112在竖直方向上延伸经过一个或多个PMUT腔206的顶部并经过一个或多个CMUT腔218的底部。在一些实施例中，一个或多个隔离室112分别具有的高度大于或等于一个或多个PMUT腔206的高度和/或一个或多个CMUT腔218的高度。

在一些实施例中，第一多个互连328被布置在电介质堆叠104内、位于一个或多个CMUT腔218的底部处或一个或多个CMUT腔218的底部下方。在一些实施例中，第一多个互连328包括位于底部电极216下方的互连。在一些实施例中，第一多个互连328可以包括设置在第一电介质层302内的导电接触件330、设置在第二电介质层304内的互连导线332、以及延伸穿过第一钝化层306以接触底部电极216的互连过孔334。第二多个互连336被设置在电介质堆叠104内、位于一个或多个PMUT腔206的顶部处或一个或多个PMUT腔206的顶部上方。第二多个互连包括耦合到压电堆叠208的下电极210和上电极214的互连。在一些实施例中，第二多个互连336可以包括设置在第六电介质层318内的多个导电线。多个导电线延伸穿过第二高k电介质层316以接触下电极210和上电极214。多个导电层338延伸穿过柔性膜106和第六电介质层318以接触第二多个互连336。在一些实施例中，第一多个互连328、第二多个互连336和多个导电层338可以包括铝、铜、钨、钌、钽、钛、金、银等中的一种或多种。

在一些实施例中，多个导电层338的一部分可以从电介质堆叠104下方(例如，从第九电介质层324下方)横向向外延伸以形成沿集成芯片结构300的边缘布置的接合焊盘区域340。接合焊盘区域340暴露接合焊盘，该接合焊盘借助于多个导电层338电耦合到第一多个互连328中的一个或多个和/或第二多个互连336中的一个或多个。

在一些实施例中，第一多个互连328、第二多个互连336和/或多个导电层338可以将一个或多个CMUT 204和一个或多个PMUT 202耦合到衬底102上/衬底102内的器件342。在各种实施例中，器件342可以包括晶体管器件(例如，平面FET、FinFET、栅极全环绕结构、纳米线结构等)、CMOS BCD、高压器件、用于实时图像处理和输出的HPC器件、存储器器件(例如，RRAM器件、MRAM器件、FRAM器件、SRAM器件等)、FUSE元件、集成无源器件等。在一些实施例中，器件342可以包括布置在器件区域343内的一个或多个器件，器件区域343横向位于一个或多个PMUT区域108和一个或多个CMUT区域110之外。在一些实施例中，接合焊盘区域340布置在器件区域343之上。

在一些实施例中，器件342可以是ASIC的一部分。在一些这样的实施例中，器件342可以被配置为作为数字信号处理器、驱动器电路、解码器电路等来工作。在与ASIC同一个集成芯片结构内具有一个或多个PMUT 202和一个或多个CMUT 204提供了相对小的整体器件集成尺寸(例如，与通过线接合集成的器件相比)和一个或多个PMUT 202与一个或多个CMUT204之间的高互连能力。相对小的尺寸和高互连能力可以降低一个或多个PMUT 202、一个或多个CMUT 204和ASIC之间的电阻和/或RC延迟，从而改善了集成芯片结构的性能。

图4示出了包括CMUT和PMUT的集成芯片结构400的一些附加实施例的截面图。

集成芯片结构400包括设置在衬底102之上的电介质堆叠104。电介质堆叠104包括彼此堆叠的多个电介质层。在一些实施例中，电介质堆叠104可以包括布置在衬底102之上的第一电介质层402、位于第一电介质层402之上的第二电介质层404、位于第二电介质层404之上的第三电介质层406、位于第三电介质层406之上的高k电介质层408、位于高k电介质层408之上的第四电介质层410、位于第四电介质层410之上的第五电介质层412、位于第五电介质层412之上的第六电介质层414、以及位于第六电介质层414之上的钝化层418。

在一些实施例中，第一电介质层402、第二电介质层404、第三电介质层406、第四电介质层410、第五电介质层412和第六电介质层414可以是以下材料或包括以下材料：氧化硅、氮化硅、氮氧化硅、碳化硅、USG、FSG、BPSG、TEOS、SOG、HDP氧化物、PETEOS等。在一些实施例中，钝化层418可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅)等。在一些实施例中，高k电介质层408可以是以下材料或包括以下材料：二氧化铪、二氧化锆、氧化铝(Al

一个或多个PMUT 202设置在一个或多个PMUT区域108内。一个或多个PMUT 202分别包括设置在一个或多个PMUT腔206之上的压电堆叠208。压电堆叠208包括通过压电材料212与上电极214分隔开的下电极210。一个或多个PMUT腔206布置在电介质堆叠104的侧壁之间。在一些实施例中，一个或多个PMUT腔206布置在第二电介质层404的侧壁之间。

一个或多个CMUT 204设置在一个或多个CMUT区域110内。一个或多个CMUT 204分别包括通过一个或多个CMUT腔218与顶部电极219(例如，在柔性膜106的一部分内)分隔开的底部电极216。在一些实施例中，一个或多个PMUT腔206在竖直方向上低于一个或多个CMUT腔218。在一些实施例中，一个或多个CMUT腔218布置在第三电介质层406的侧壁之间。在一些实施例中，水平延伸线沿着电介质堆叠104的第一水平延伸表面延伸并且沿着电介质堆叠104的第二水平延伸表面延伸，第一水平延伸表面限定一个或多个PMUT腔206的顶部，第二水平延伸表面限定一个或多个CMUT腔218的底部。

一个或多个隔离室112横向布置在一个或多个PMUT区域108和一个或多个CMUT区域110之间，横向布置在一个或多个PMUT区域108内的一个或多个PMUT 202之间，和/或横向布置在一个或多个CMUT区域110内的一个或多个CMUT 204之间。在一些实施例中，一个或多个隔离室112在竖直方向上延伸经过一个或多个PMUT腔206的顶部和一个或多个CMUT腔218的底部。

在一些实施例中，第一多个互连328被布置在电介质堆叠104内、位于一个或多个CMUT腔218的底部处或一个或多个CMUT腔218的底部下方。在一些实施例中，第一多个互连328可以设置在底部电极216下方。在一些实施例中，第一多个互连328可以包括导电接触件330、互连导线332和延伸穿过第一电介质层402和第二电介质层404的互连过孔334。第二多个互连336被设置在电介质堆叠104内、位于一个或多个PMUT腔206的顶部处或一个或多个PMUT腔206的顶部上方。在一些实施例中，第二多个互连336可以包括导电接触件、互连导线和延伸穿过第三电介质层406和高k电介质层408以接触下电极210和上电极214的互连过孔。在一些实施例中，第一多个互连328沿着水平延伸的界面在竖直方向上接触第二多个互连336。

在一些实施例中，多个导电层338延伸穿过电介质堆叠104以接触第一多个互连328。在一些实施例中，多个导电层338延伸穿过第三电介质层406、高k电介质层408、第四电介质层410、柔性膜106、第五电介质层412和第六电介质层414。钝化层418上覆于多个导电层338。

在一些实施例中，第一多个互连328、第二多个互连336和/或多个导电层338可以将一个或多个PMUT 202和一个或多个CMUT 204耦合到衬底102上和/或衬底102内的器件342。在各种实施例中，器件342可以包括晶体管器件(例如，平面FET、FinFET、栅极全环绕结构等)、CMOS BCD、高压器件、用于实时图像处理和输出的HPC器件、存储器器件(例如，RRAM器件、MRAM器件、FRAM器件、SRAM器件等)、FUSE元件等。

图5A示出了具有CMUT和PMUT的集成芯片结构500的一些实施例的俯视图。

如图5A的俯视图所示，集成芯片结构500包括一个或多个PMUT区域108和一个或多个CMUT区域110。在一些实施例中，一个或多个PMUT区域108可以围绕一个或多个CMUT区域110的外部外围布置。在这样的实施例中，一个或多个PMUT区域108沿着第一方向502和沿着垂直于第一方向502的第二方向504横向围绕一个或多个CMUT区域110。在这样的实施例中，一个或多个CMUT区域110被布置在集成芯片结构500的中心区域中，而一个或多个PMUT区域108被布置在集成芯片结构500的外围区域中。在一些实施例中，第一方向502和第二方向504平行于衬底的在电介质堆叠104下面的上表面。

一个或多个隔离室112设置在一个或多个PMUT区域108和一个或多个CMUT区域110之间。在一些实施例中，一个或多个隔离室112分别沿着第一方向502和沿着第二方向504连续地延伸。在一些实施例中，一个或多个隔离室112包括单个隔离室，该单个隔离室围绕一个或多个PMUT区域108中的多个PMUT区域108连续延伸并且在一个或多个CMUT区域110中的相邻CMUT区域110之间横向延伸。

多个接合焊盘区域340围绕多个PMUT区域108布置。多个接合焊盘区域340包括沿着第一方向502和沿着第二方向504彼此分隔开的离散接合焊盘区域。在一些实施例中，多个接合焊盘区域340可以分别具有在约10μm至约250μm之间、约20μm至约200μm之间、或其他类似值的范围内的尺寸(例如，高度和/或宽度)。在一些实施例中，多个接合焊盘区域340可以彼此分隔开在约10μm至约250μm之间、约20μm至约200μm之间、或其他类似值的范围内的距离。

密封环区域226围绕多个接合焊盘区域340以闭合且不间断的回路延伸。在一些实施例中，集成芯片结构500是包括多个集成芯片管芯的较大半导体主体(例如，半导体晶片)的一部分。在这样的实施例中，密封环区域226可以将多个接合焊盘区域340与划线区域506分隔开。划线区域506被配置为在对半导体主体(例如，半导体晶片)切片(例如，分割)期间被去除。在一些实施例中，划线区域506的宽度可以在约60μm至约100μm之间、约40μm至约80μm之间、或其他类似值的范围内。

在一些实施例中，一个或多个对准标记508可以设置在划线区域506内。一个或多个对准标记508被配置为在制造集成芯片结构500期间提供多个堆叠衬底彼此对准。在一些实施例中，一个或多个对准标记508可以包括金属对准标记。在一些实施例中，划线区域506可以具有低金属图案密度，这使得能够使用隐形激光切片技术去除划线区域506。在一些实施例中，划线区域506的金属图案密度可以小于或等于约10％、小于或等于约5％、即约0％或其他类似值。

图5B示出了图5A的集成芯片结构的一些实施例的沿着截面线A-A’截取的截面图510。

如截面图510所示，密封环区域226沿着一个或多个PMUT区域108和一个或多个CMUT区域110的相反侧布置。在一些实施例中，密封环区域226包括布置在电介质堆叠104内的多个密封环互连512。多个密封环互连512彼此堆叠。在一些实施例中，多个密封环互连512与密封环区域226外部的互连横向分隔开。在一些附加实施例中，密封环区域226包括钝化结构514，该钝化结构514设置在一个或多个密封环互连512之上，并且垂直地延伸穿过电介质堆叠104的多个堆叠电介质层。在一些实施例中，钝化结构514可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)。

图6A示出了具有CMUT和PMUT的集成芯片结构600的一些附加实施例的截面图。

集成芯片结构600包括设置在衬底102之上的电介质堆叠104内的一个或多个PMUT区域108和一个或多个CMUT区域110。一个或多个PMUT区域108包括一个或多个PMUT 202，一个或多个PMUT 202分别包括设置在PMUT腔206之上的压电堆叠208。一个或多个CMUT区域110包括一个或多个CMUT 204，一个或多个CMUT 204分别包括通过CMUT腔218与顶部电极分隔开的底部电极216。在一些实施例中，PMUT腔206的宽度随着与衬底102的距离增加而增加。在一些实施例中，CMUT腔218的宽度随着与衬底102的距离减小而增加。

一个或多个隔离室112设置在衬底102之上的电介质堆叠104内。一个或多个隔离室112横向布置在一个或多个PMUT区域108和一个或多个CMUT区域110之间，在一个或多个PMUT区域108内的一个或多个PMUT 202之间，和/或在一个或多个CMUT区域110内的一个或多个CMUT 204之间。

图6B示出了显示图6A的集成芯片结构的一部分的一些附加实施例的截面图602。

如截面图602所示，在一些实施例中，隔离室112可以具有第一高度604，一个或多个PMUT腔206可以具有第二高度606，并且一个或多个CMUT腔218可以具有第三高度608。第一高度604可以大于第二高度606和第三高度608。在一些实施例中，隔离室112可以具有随着隔离室112的高度而变化的宽度。在一些实施例中，隔离室112具有渐缩侧壁，该渐缩侧壁使隔离室112的宽度随着与隔离室112的顶部和底部的距离而增加，使得隔离室112在在竖直方向上位于隔离室112的顶部和底部之间的位置处具有最大宽度。例如，在一些实施例中，隔离室112具有沿着隔离室112的顶部的第一宽度610、沿着隔离室112的底部的第二宽度612和位于隔离室112的顶部和底部之间的第三宽度614(例如，在隔离室112的竖直中间处)。第三宽度614大于第一宽度610和/或第二宽度612。

在一些实施例中，隔离室112可以由电介质堆叠104的水平表面616限定，该水平表面616在竖直方向上布置在电介质堆叠104的上层侧壁和电介质堆叠104的下层侧壁之间。在一些实施例中，电介质堆叠104的水平表面616可以具有第四宽度618。第四宽度618在约1μm至约20μm之间、约5μm至约10μm之间或其他类似值的范围内。

图6C示出了显示图6A的集成芯片结构的一部分的一些附加实施例的截面图620。

如截面图620所示，隔离室112完全填充有声波吸收材料622(例如，聚酰亚胺、SiLK、多孔MSQ、多孔聚合物材料等)。声波吸收材料622接触形成隔离室112的电介质堆叠104的侧壁、上表面和下表面。在一些实施例中，声波吸收材料622横向接触电介质堆叠104内的多个电介质层中的两个或更多个。

图6D示出了显示图6A的集成芯片结构的一部分的一些附加实施例的截面图624。

如截面图624所示，隔离室112的上部填充有声波吸收材料622(例如，聚酰亚胺、SiLK、多孔MSQ等)，而隔离室112的下部填充有气体或真空。在一些实施例中，声波吸收材料622的底部与电介质堆叠104内的多个电介质层之一的下表面基本上共面。

图6E示出了显示图6A的集成芯片结构的一部分的一些附加实施例的截面图626。

如截面图626所示，隔离室112的上部填充有气体或真空，而隔离室112的下部填充有声波吸收材料622(例如，聚酰亚胺、SiLK、多孔MSQ等)。在一些实施例中，声波吸收材料622的顶部与电介质堆叠104内的多个电介质层之一的上表面基本上共面。

图6F示出了显示图6A的集成芯片结构的一部分的一些附加实施例的截面图628。

如截面图628所示，隔离室112的上部填充有第一声波吸收材料622a(例如聚酰亚胺)，而隔离室112的下部填充有第二声波吸收材料622b(例如，SiLK)。在一些实施例中，第一声波吸收材料622a的底部与电介质堆叠104内的多个电介质层中的第一电介质层的下表面基本上共面，并且第二声波吸收材料622b的顶部与电介质堆叠104内的多个电介质层中的第二电介质层的下表面基本上共面。

在各种实施例中，所公开的集成芯片结构可以用各种器件来实现。例如，图7示出了集成芯片结构700的一些实施例的截面图，该集成芯片结构700包括与存储器器件集成的CMUT和PMUT。

集成芯片结构700包括设置在衬底102之上的电介质堆叠104内的多个存储器器件702。多个存储器器件702分别包括设置在下电极704和上电极708之间的数据存储结构706。在一些实施例中，多个存储器器件702可以包括RRAM(电阻式随机存取存储器)器件、MRAM(磁阻式随机存取存储器)器件、FRAM(铁电随机存取存储器)器件、CBRAM(导电桥随机存取存储器)器件等。在一些实施例中，多个存储器器件702可以布置在第三互连层至第八互连层内。多个存储器器件702可以耦合到一个或多个PMUT区域108内的一个或多个PMUT 202以及一个或多个CMUT区域110内的一个或多个CMUT 204，以实现数据的高速读取和写入。

尽管图7将所公开的集成芯片结构示出为用多个存储器器件实现，但是应当意识到，所公开的集成芯片结构不限于与这些器件集成。相反，将意识到，所公开的集成芯片结构可以用范围广泛的器件实现。例如，在一些实施例中，所公开的集成芯片结构可以用双极型-CMOS-DMOS(BCD)器件和/或用于PMUT和CMUT操作的高压器件来实现。在其他实施例中，所公开的集成芯片结构可以用高性能计算(HPC)器件来实现，以用于实时图像处理和输出。在又一些其他实施例中，所公开的集成芯片结构可以包括与FUSE元件(例如，激光微调熔断器、eFUSE等)集成的PMUT和CMUT，以实现加电自检(POST)功能和消除不合格像素。

图8示出了集成芯片结构800的一些实施例的俯视图，该集成芯片结构800包括具有多个像素的微机械超声换能器(MUT)阵列，所述多个像素分别包括CMUT和PMUT。

集成芯片结构800包括多个像素802a-802d，这些像素802a-802d在MUT阵列内排列成行(例如，沿着第一方向502延伸)和列(例如，沿着第二方向504延伸)。多个像素802a-802d分别包括一个或多个PMUT区域108和一个或多个CMUT区域110。多个像素802a-802d的相应像素内的一个或多个PMUT区域108包括一个或多个PMUT。多个像素802a-802d的相应像素内的一个或多个CMUT区域110包括一个或多个CMUT。在一些实施例中，MUT阵列的尺寸可以在约10像素乘约10像素和约1000像素乘1000像素之间。在其他实施例中，MUT阵列的尺寸可以大于1000像素乘1000像素。

多个像素802a-802d被多个接合焊盘区域340围绕。多个接合焊盘区域340可以沿着第一方向502和沿着第二方向504对齐。密封环区域226围绕多个接合焊盘区域340连续延伸。在一些实施例中，划线区域506也可以围绕密封环区域226延伸。

图9A-9C示出了显示具有包括CMUT和PMUT的换能器单元的超声换能器阵列的操作的示意框图。

图9A是MUT阵列900的示意框图。MUT阵列900包括布置成行和/或列的PMUT 202和CMUT 204。MUT阵列900的行包括一个或多个PMUT区域902或一个或多个CMUT区域904。一个或多个PMUT区域902包括一个或多个PMUT 202，分别具有下电极210和上电极214。一个或多个CMUT区域904包括一个或多个CMUT 204，分别具有底部电极216和顶部电极219。

MUT阵列900还包括将一个或多个PMUT 202和一个或多个CMUT204电耦合到控制电路912的布线结构。在一个或多个PMUT区域902内，一个或多个PMUT 202分别具有上电极214和下电极210，上电极214可操作地耦合到顶部电极焊盘906T和910T，并且下电极210通过布线结构可操作地耦合到底部电极焊盘906B-910B。在一个或多个CMUT区域904内，一个或多个CMUT 204分别具有顶部电极219和底部电极216，顶部电极219可操作地耦合到顶部电极焊盘908T，并且底部电极216通过布线结构可操作地耦合到底部电极焊盘906B-910B。在一些实施例中，控制电路912可以借助于一个或多个存取器件914(例如，晶体管器件、双极选择器、单极选择器等)耦合到一个或多个PMUT 202和一个或多个CMUT204。

在操作期间，控制电路912被配置为选择性地向一个或多个PMUT202和/或一个或多个CMUT 204提供信号。通过选择性地向一个或多个PMUT 202和/或一个或多个CMUT 204提供信号，MUT阵列900可以被配置为利用可以提供良好性能的选择性器件作为换能器，该换能器作为传感器和/或致动器进行操作。此外，利用选择性器件允许MUT阵列900具有宽频率带宽和高分辨率。

在一些实施例中，控制电路912被配置为在不同时间操作一个或多个PMUT 202和/或一个或多个CMUT 204以避免一个或多个PMUT 202和/或一个或多个CMUT 204之间的串扰，从而进一步提高MUT阵列900的性能。

例如，图9B-9C示出了图9A的所公开的MUT阵列900的操作的非限制性示例。图9B是图9A的MUT阵列900在致动操作期间的示意性俯视图916。

如示意性俯视图916中所示，在第一时间，控制电路912可以被配置为通过向顶部电极焊盘906T和910T提供第一信号S

图9C是图9A的MUT阵列900在感测操作期间的示意性俯视图918。

如示意性俯视图918中所示，在第二时间，控制电路912可以被配置为通过从一个或多个CMUT区域904内的一个或多个CMUT 204接收信号来执行感测操作。为了执行感测操作，一个或多个底部电极焊盘906B-910B借助于布线结构耦合到一个或多个CMUT区域904中的一个或多个CMUT 204的底部电极216。顶部电极焊盘908T借助于布线结构耦合到一个或多个CMUT区域904中的一个或多个CMUT 204的顶部电极219。通过将一个或多个CMUT 204的底部电极216和顶部电极219连接到控制电路912，可以由一个或多个CMUT 204接收信号。为了避免在感测操作期间一个或多个PMUT 202与一个或多个CMUT 204之间的干扰，一个或多个PMUT 202与控制电路912断开。

图10A-10D示出了显示包括超声换能器芯片的超声探头系统的示意图，该超声换能器芯片包括CMUT和PMUT。

图10A示出了超声探头系统的俯视图1000。如俯视图1000所示，超声探头系统包括设置在探头外壳1008内的多个模块1002-1006，探头外壳1008包围多个模块1002-1006。多个模块1002-1006分别包括CMUT和PMUT两者。在一些实施例中，多个模块1002-1006可以包括具有CMUT和PMUT两者的第一模块1002、具有CMUT和PMUT两者的第二模块1004以及具有CMUT和PMUT两者的第三模块1006。在一些实施例中，第一模块1002、第二模块1004和第三模块1006可以包括不同数量和/或比例的CMUT和/或PMUT。例如，第一模块1002可以具有比第二模块1004更大的CMUT与PMUT之比。

在一些实施例中，第一模块1002和第三模块1006可以沿着第二模块1004的相反侧设置在超声探头系统内。在一些实施例中，多个模块1002-1006中的两个或更多个可以具有不同的形状。在一些实施例中，多个模块1002-1006中的两个或更多个可以具有基本相似的形状。

图10B示出了图10A的超声探头系统的截面图1010。在一些实施例中，多个模块1002-1006可以包括沿着曲线布置的若干芯片。

将意识到，在各种实施例中，多个模块1002-1006中的不同模块可以用于产生和/或接收超声波。使用多个模块1002-1006中的不同模块来产生和/或接收超声波可以在不同的操作模式期间实现不同的性能。例如，图10C和图10D示出了显示图10B的超声探头系统在两种不同操作模式下的操作的截面图。要意识到，所公开的超声探头系统不限于这样的操作模式，但图10C和图10D所示的操作模式是非限制性示例。

如图10C的截面图1012所示，在第一操作模式期间，可以由第一模块1002和第三模块1006内的一个或多个PMUT产生发射的超声波1014。发射的超声波1014可以从目标对象1016(例如，人)反射作为经反射的超声波1018。经反射的超声波1018可以由第二模块1004内的一个或多个CMUT接收。在一些实施例中，第一操作模式可以提供在精确位置进行深部组织成像的良好性能。

如图10D的截面图1020所示，在第二操作模式期间，可以由第二模块1004内的一个或多个PMUT产生发射的超声波1022。发射的超声波1022可以从目标对象1024(例如，人)反射作为经反射的超声波1026。经反射的超声波1026可以由第一模块1002和第三模块1006内的一个或多个CMUT接收。在一些实施例中，第二操作模式可以提供高分辨率表面组织成像的良好性能。

图11-32示出了形成具有CMUT和PMUT的集成芯片结构的方法的一些实施例的截面图1100-3200。尽管关于方法描述了图11-32，但将意识到，图11-32中所公开的结构不限于这种方法，而是可以作为独立于该方法的结构独立存在。此外，将意识到图1-9中所示的结构可以在图11-32所示的方法的替代实施例中形成。

如图11的截面图1100所示，提供衬底102。在各种实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，例如半导体晶片和/或晶片上的一个或多个管芯，以及与其相关联的任何其他类型的半导体和/或外延层。在一些实施例中，一个或多个器件342形成在衬底102上和/或衬底102内。

第一电介质堆叠104a形成在衬底102之上。第一电介质堆叠104a可以通过在衬底102之上沉积第一多个电介质层来形成。第一多个电介质层可以包括：形成在衬底102之上的第一电介质层302，形成在第一电介质层302之上的第二电介质层304，形成在第二电介质层304之上的第一钝化层306，形成在第一钝化层306之上的第三电介质层308，形成在第三电介质层308之上的第一高k电介质层310，以及形成在第一高k电介质层310之上的第四电介质层312。

在一些实施例中，第一电介质堆叠104a可以通过多个沉积工艺(例如，物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、等离子体增强CVD(PE-CVD)工艺等)沉积。在一些实施例中，可以在第一电介质堆叠104a内形成第一多个互连328。第一多个互连328可以包括一个或多个导电接触件330、互连线332和/或互连过孔334。在一些实施例中，第一多个互连328可以分别使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成。通过以下方式执行镶嵌工艺：在衬底102之上形成电介质层、蚀刻电介质层以形成过孔和/或沟槽，并且用导电材料填充过孔和/或沟槽。在一些实施例中，导电材料(例如，钨、铜、铝等)可以使用沉积工艺和/或镀覆工艺(例如，电镀、化学镀等)形成。

在一些实施例中，第一密封环结构226a可以形成在第一电介质堆叠104a内。第一密封环结构226a可以通过在第一电介质堆叠104a内形成多个密封环互连512来形成。在一些实施例中，多个密封环互连512可以分别使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成。

如图12的截面图1200所示，第一多个中间CMUT腔1202可以形成在第一电介质堆叠104a内。可以通过根据第一掩模(未示出)使第四电介质层312选择性地暴露于第一蚀刻剂1204来形成第一多个中间CMUT腔1202。在各种实施例中，第一蚀刻剂1204可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

如图13的截面图1300所示，第一多个中间PMUT腔1302形成在第一电介质堆叠104a内。第一多个中间PMUT腔1302可以通过以下方式形成：根据第二掩模(未示出)使第二电介质层304、第一钝化层306、第三电介质层308、第一高k电介质层310和第四电介质层312选择性地暴露于第二蚀刻剂1306。在各种实施例中，第二蚀刻剂1306可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

在一些实施例中，一个或多个中间接合焊盘腔1304形成在第一电介质堆叠104a内。一个或多个中间接合焊盘腔1304可以通过以下方式形成：根据第三掩模(未示出)使第二电介质层304、第一钝化层306、第三电介质层308、第一高k电介质层310和第四电介质层312选择性地暴露于第三蚀刻剂(未示出)。在各种实施例中，第三蚀刻剂可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

如图14的截面图1400所示，第一多个隔离腔1402形成在第一电介质堆叠104a内。第一多个隔离腔1402可以通过以下方式形成：根据第四掩模(未示出)使第三电介质层308、第一高k电介质层310和第四电介质层312选择性地暴露于第四蚀刻剂1404。在各种实施例中，第四蚀刻剂1404可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

如图15的截面图1500所示，提供MEMS衬底1502。在各种实施例中，MEMS衬底1502可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，例如半导体晶片和/或晶片上的一个或多个管芯，以及与其相关联的任何其他类型的半导体和/或外延层。

第七电介质层320形成在MEMS衬底1502之上，并且柔性膜106形成在第七电介质层320之上。在一些实施例中，柔性膜106可以包括导电材料，例如掺杂有一种或多种杂质(例如，N型掺杂剂或P型掺杂剂)的多晶硅、金属(例如，铜、铝、钨等)等。

如图16的截面图1600所示，第六电介质层318形成在柔性膜106上。压电堆叠208形成在第六电介质层318之上。压电堆叠208分别包括通过压电材料212与上电极214分隔开的下电极210。第二高k电介质层316形成在第六电介质层318和压电堆叠208之上。第二高k电介质层316可以共形地形成在顶表面之上并且沿着压电堆叠208的侧壁。

如图17的截面图1700所示，第二多个互连336形成在第二高k电介质层316之上。第二多个互连336电耦合到压电堆叠208。随后，第五电介质层314形成在第二高k电介质层316和第二多个互连336上以形成第二电介质堆叠104b。在一些实施例中，第二多个互连336可以分别使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成。在其他实施例中，第二多个互连336可以通过沉积和/或镀覆工艺以及随后的图案化工艺来形成。

如图18的截面图1800所示，第二多个中间CMUT腔1802形成在MEMS衬底1502上的第二电介质堆叠104b内。第二多个中间CMUT腔1802通过选择性地蚀刻第二电介质堆叠104b来形成。在一些实施例中，第二多个中间CMUT腔1802通过蚀刻第五电介质层314形成。在一些实施例中，第二多个中间CMUT腔1802具有从第五电介质层314的上表面到第二高k电介质层316的上表面二渐缩的侧壁。在各个实施例中，可以通过根据第五掩模(未示出)使第二电介质堆叠104b暴露于第五蚀刻剂1806来形成第二多个中间CMUT腔1802。在各种实施例中，第五蚀刻剂1806可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

第二多个隔离腔1804也形成在第二电介质堆叠104b内。第二多个隔离腔1804通过选择性地蚀刻第二电介质堆叠104b来形成。在一些实施例中，第二多个隔离腔1804具有从第五电介质层314的上表面到第二高k电介质层316的上表面而渐缩的侧壁。在一些实施例中，第二多个隔离腔1804可以随后用一种或多种第二声波吸收材料(例如，聚酰亚胺、SiLK、多孔MSQ等)填充。在各种实施例中，可以通过根据第六掩模(未示出)使第二电介质堆叠104b暴露于第六蚀刻剂(未示出)来形成第二多个中间CMUT腔1802。在各种实施例中，第六蚀刻剂可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，第二多个隔离腔1804可以与第二多个中间CMUT腔1802同时形成。

如图19的截面图1900所示，第二电介质堆叠104b被选择性地蚀刻以形成延伸穿过第二电介质堆叠104b的密封环沟槽1902。在一些实施例中，密封环沟槽1902可以从第二电介质堆叠104b的顶部在竖直方向上延伸到MEMS衬底1502。在各种实施例中，可以通过根据第七掩模(未示出)使第二电介质堆叠104b暴露于第七蚀刻剂1904来形成密封环沟槽1902。在各种实施例中，第七蚀刻剂1904可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

如图20的截面图2000所示，钝化结构514形成在密封环沟槽1902内以形成第二密封环结构226b。在一些实施例中，可以形成钝化结构514以填充密封环沟槽1902。钝化结构514可以包括氧化物、氮化物、碳化物等。在各种实施例中，可以借助于沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺等)来形成钝化结构514。在一些实施例中，可以在形成第二多个中间CMUT腔1802和/或第二多个隔离腔1804之前形成钝化结构514。

如图21的截面图2100所示，MEMS衬底1502接合到衬底102以形成接合衬底堆叠2102。接合工艺形成布置在衬底102和MEMS衬底1502之间的电介质堆叠104。在一些实施例中，接合工艺可以包括将第一电介质堆叠104a接合到第二电介质堆叠104b(例如，将第一电介质堆叠104a内的第四电介质层312接合到第二电介质堆叠104b内的第五电介质层314)的熔合接合工艺。

在由接合工艺产生的接合衬底堆叠2102中，第一多个隔离腔1402与第二多个隔离腔1804结合在一起以形成一个或多个隔离室112，其横向设置在一个或多个PMUT腔206和一个或多个CMUT腔218之间。此外，第一密封环结构226a和第二密封环结构226b结合在一起以形成密封环区域226。

将意识到，形成与衬底102分隔开的MEMS衬底1502允许在不同温度下对衬底102和MEMS执行工艺。例如，在一些实施例中，可以使用处于第一温度范围内的工艺在MEMS衬底1502上形成一个或多个压电堆叠208，而衬底102可以暴露于处于第二温度范围内的工艺，第二温度范围不同于(例如，小于)第一温度范围。在一些实施例中，第一温度范围可以在约400℃到约700℃之间。在一些实施例中，第二温度范围可以是约400℃。

此外，已经意识到，在热压接合工艺中使用的高温可能会损坏接合衬底堆叠2102内的一些器件。熔融接合能够在比热压接合更低的温度下执行，从而允许在接合衬底堆叠2102内实现更广泛的器件。例如，使用熔合接合可以允许将ASIC CMOS器件集成到接合衬底堆叠2102中。

将意识到，为了适当地形成一个或多个PMUT腔206、一个或多个CMUT腔218以及一个或多个隔离室112，MEMS衬底1502在接合工艺之前与衬底102对齐。图22A-22B示出了可用于在接合工艺(例如，图21中所示)之前将衬底102和MEMS衬底1502对准的对准工艺的一些示例性实施例。

如图22A的截面图2200所示，衬底102和MEMS衬底1502被提供到具有上物镜系统2202U和下物镜系统2202L的对准工具中。在一些实施例中，对齐工具可以包括耦合到控制单元2208的一个或多个平移元件2204-2206(例如，可移动平台、机械臂等)。控制单元2208被配置为操作一个或多个平移元件2204-2206沿多个不同方向移动衬底102和MEMS衬底1502。

如图22B的截面图2210所示，一个或多个第一对准标记位于衬底102上。在一些实施例中，通过利用第一平移元件2204移动衬底102直到上物镜系统2202U识别出一个或多个第一对准标记来定位一个或多个第一对准标记。在一些实施例中，控制单元2208基于一个或多个第一对准标记保存衬底102的一个或多个第一定位。

如图22C的截面图2212所示，一个或多个第二对准标记位于MEMS衬底1502上。在一些实施例中，由于MEMS衬底1502在执行接合工艺之前被翻转，通过利用第二平移元件2206移动衬底102直到下物镜系统2202L识别出一个或多个第二对准标记来定位一个或多个第二对准标记。

在一些实施例中，控制单元2208基于一个或多个第二对准标记保存MEMS衬底1502的一个或多个第二定位。

如图22D的截面图2214所示，衬底102和MEMS衬底1502对齐。

在一些实施例中，通过操作第一平移元件2204以将衬底102移动到基于一个或多个第一定位的第一位置，并且通过进一步操作第二平移元件2206以将MEMS衬底1502移动到基于一个或多个第二定位的第二位置，来使衬底102和MEMS衬底1502对准。在一些实施例中，将衬底102移动到第一位置并且将MEMS衬底1502移动到第二位置使得一个或多个第一对准标记与一个或多个第二对准标记重叠。

如图22E的截面图2216所示，衬底102与MEMS衬底1502接触。在使衬底102与MEMS衬底1502接触之后，衬底102和MEMS衬底1502可以彼此接合以形成接合衬底堆叠2102。在一些实施例中，在使衬底102和MEMS衬底1502彼此接触之后，可以将衬底102和MEMS衬底1502夹合在一起，并且然后将其移动到另一处理工具，该另一处理工具被配置为执行接合工艺。

如图23的截面图2300所示，MEMS衬底(例如，图21的1502)被减薄或去除。在各种实施例中，可以通过湿法蚀刻工艺、干法蚀刻工艺、机械研磨工艺等来减薄或去除MEMS衬底。在一些实施例中，MEMS衬底的去除暴露了第七电介质层320。

如图24的截面图2400所示，多个过孔开口2402a-2402b形成在电介质堆叠104内。在一些实施例中，多个过孔开口2402a-2402b从第七电介质层的顶部延伸320到第二多个互连336。在一些实施例中，多个过孔开口2402a-2402b可以通过以下方式形成：根据第八掩模(未示出)使第七电介质层320、柔性膜106、第六电介质层318和第二高k电介质层316选择性地暴露于第八蚀刻剂2406。在各种实施例中，第八蚀刻剂可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

接合开口2404也可以形成在电介质堆叠104内。在一些实施例中，接合开口2404从第七电介质层320的顶部延伸到一个或多个中间接合焊盘腔1304。在一些实施例中，接合开口2404可以通过以下方式形成：根据第九掩模(未示出)使第七电介质层320、柔性膜106、第六电介质层318和第二高k电介质层316选择性地暴露于第九蚀刻剂(未示出)。在各种实施例中，第九蚀刻剂可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，多个过孔开口2402a-2402b和/或接合开口2404可以在约10℃到约200℃之间的范围内的温度下形成。

如图25的截面图2500所示，第八电介质层322形成在第七电介质层320之上、多个过孔开口2402a-2402b内以及接合开口2404内。在各种实施例中，第八电介质层322可以包括二氧化硅(SiO

如图26的截面图2600所示，第八电介质层322被选择性地图案化以暴露第一多个互连328和/或第二多个互连336。在图案化工艺之后，第八电介质层322可以沿着电介质堆叠104的侧壁和/或电介质堆叠104的顶部保留。在一些实施例中，图案化工艺将第八电介质层322暴露于第十蚀刻剂2602。在各种实施例中，第十蚀刻剂可以包括干法蚀刻剂(例如离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，第八电介质层322可以在约10℃到约200℃之间的范围内的温度下被图案化。

如图27的截面图2700所示，导电材料2702形成在第八电介质层322之上、多个过孔开口2402a-2402b内以及接合开口2404内。在一些实施例中，导电材料2702(例如，钨、铜、铝、钼、锡、铁、镍、锂、钛、氮化钛、铝、铜等)可以使用沉积工艺和/或镀覆工艺(例如，电镀、化学镀等)形成。

如图28的截面图2800所示，导电材料(例如，图27的2702)被图案化以限定多个导电层338。在一些实施例中，导电材料可以通过以下方式来图案化：根据第十掩模(未示出)使导电材料选择性地暴露于第十一蚀刻剂2802。在各种实施例中，第十一蚀刻剂2802可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，导电材料可以在约10℃到约200℃之间的范围内的温度下被图案化。

如图29的截面图2900所示，电介质堆叠104被选择性地图案化以暴露一个或多个PMUT腔206和一个或多个CMUT腔218之上的柔性膜106。在一些实施例中，图案化电介质堆叠104可以去除第七电介质层320的一部分。在一些实施例中，可以通过根据第十一掩模(未示出)使电介质堆叠104选择性地暴露于第十二蚀刻剂2902来图案化电介质堆叠104。在各种实施例中，第十二蚀刻剂2902可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，电介质堆叠104可以在约10℃到约200℃之间的范围内的温度下被图案化。

如图30的截面图3000所示，第九电介质层324形成在柔性膜106和多个导电层338之上。随后在第九电介质层324之上形成第二钝化层326。在各种实施例中，第九电介质层324和第二钝化层326可以通过沉积工艺(例如，CVD、ALD、PVD、PE-CVD等)形成。在一些实施例中，第九电介质层324和/或第二钝化层326可以被形成为厚度在约1nm到约100nm之间、约10nm到约75nm之间、或其他类似值的范围内。

如图31的截面图3100所示，第九电介质层324和第二钝化层326被选择性地图案化以形成PMUT开口344，PMUT开口344暴露一个或多个PMUT腔206之上的柔性膜106。在一些实施例中，第九电介质层324和第二钝化层326被选择性地图案化以还形成上覆于多个导电层338的接合焊盘区域340。在一些实施例中，第九电介质层324和第二钝化层326的部分被保留以用于保护柔性膜106的在一个或多个CMUT腔218之上的部分免受损坏。在一些实施例中，可以通过根据第十二掩模(未示出)使第九电介质层324和第二钝化层326选择性地暴露于第十三蚀刻剂3102来图案化第九电介质层324和第二钝化层326。在各种实施例中，第十三蚀刻剂3102可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

在一些实施例中，如图32的截面图3200所示，集成芯片结构可以包括划线区域506。划线区域506将包括集成芯片结构的集成芯片管芯与同一半导体主体(例如，半导体晶片)上的另一集成芯片管芯分隔开。在这样的实施例中，可以通过去除划线区域506来切片(例如，分割)集成芯片结构。在一些实施例中，可以使用激光隐形切割工艺来切割集成芯片结构。激光隐形切割工艺利用激光隐形切割工具3202以产生脉冲激光3204以在集成芯片结构内部形成改性层和裂缝。为了确保激光隐形切割工艺能够正确切割集成芯片结构，划线区域506可以被形成为具有相对低的金属图案密度。例如，划线区域506可以具有小于约10％、小于约5％、约0％或其他类似值的金属图案密度。在一些实施例中，一个或多个对准标记508可以存在于划线区域506内。

尽管图11-31被示出为没有划线区域506，但是将意识到，图32中所示的划线区域506也可以存在于图11-31中。在一些实施例中，一个或多个对准标记508可以形成在图11中的划线区域506内(例如，与形成密封环互连512同时地)。

图33-51示出了形成包括CMUT和PMUT的集成芯片结构的方法的一些替代实施例的截面图3300-5100。尽管关于方法描述了图33-51，但将意识到图33-51中公开的结构不限于这种方法，而是可以作为独立于该方法的结构而独立存在。此外，将意识到图33-51中所示的方法的替代实施例中所形成的图1-9中所示的结构。

如图33的截面图3300所示，提供衬底102。在各种实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，例如半导体晶片和/或晶片上的一个或多个管芯，以及与其相关联的任何其他类型的半导体和/或外延层。在一些实施例中，一个或多个器件342形成在衬底102上和/或衬底102内。

第一电介质堆叠104a形成在衬底102之上。第一电介质堆叠104a可以通过在衬底102之上沉积第一多个电介质层来形成。第一多个电介质层可以包括形成在衬底102之上的第一电介质层402和形成在第一电介质层402之上的第二电介质层404。

在一些实施例中，第一多个互连328可以形成在第一电介质堆叠104a内。第一多个互连件328可以包括一个或多个导电接触件330、互连导线332和/或互连过孔334。在一些实施例中，第一多个互连328可以分别使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成。

在一些实施例中，第一密封环结构226a可以形成在第一电介质堆叠104a内。第一密封环结构226a可以通过在第一电介质堆叠104a内形成多个密封环互连512来形成。在一些实施例中，多个密封环互连512可以分别使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成。

如图34的截面图3400所示，第一多个中间PMUT腔3402形成在第一电介质堆叠104a内。可以通过根据第一掩模(未示出)将第二电介质层404选择性地暴露于第一蚀刻剂3404来形成第一多个中间PMUT腔3402。在各种实施例中，第一蚀刻剂3404可以包括干蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿蚀刻剂。

如图35的截面图3500所示，第一多个隔离腔3502形成在第一电介质堆叠104a内。可以通过根据第二掩模(未示出)使第二电介质层404选择性地暴露于第二蚀刻剂3504来形成第一多个隔离腔3502。在各种实施例中，第二蚀刻剂3504可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，可以同时形成第一多个中间PMUT腔3402和第一多个隔离腔3502。

如图36的截面图3600所示，提供了MEMS衬底3602。在各种实施例中，MEMS衬底3602可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，例如半导体晶片和/或晶片上的一个或多个管芯，以及与其相关联的任何其他类型的半导体和/或外延层。

第五电介质层412形成在MEMS衬底3602之上并且柔性膜106形成在第五电介质层412之上。在一些实施例中，柔性膜106可以包括导电材料，例如掺杂有一种或多种杂质(例如，N型掺杂剂或P型掺杂剂)的多晶硅、金属(例如铜、铝等)。

如图37的截面图3700所示，第四电介质层410形成在柔性膜106上。压电堆叠208形成在第四电介质层410之上。压电堆叠208分别包括通过压电材料212与上电极214分隔开的下电极210。高k电介质层408形成在第四电介质层410和压电堆叠208之上。高k电介质层408可以共形地形成在顶表面之上并且沿着压电堆叠208的侧壁。

如图38的截面图3800所示，第三电介质层406形成在高k电介质层408上以形成第二电介质堆叠104b。第二多个互连336形成在第三电介质层406内。第二多个互连336电耦合到压电堆叠208。

如图39的截面图3900所示，多个中间CMUT腔3902形成在第二电介质堆叠104b内。多个中间CMUT腔3902通过选择性地蚀刻第二电介质堆叠104b来形成。在一些实施例中，多个中间CMUT腔3902通过蚀刻第三电介质层406和高k电介质层408来形成。在一些实施例中，多个中间CMUT腔3902具有从第三电介质层406的上表面到第四电介质层410的上表面而渐缩的侧壁。在一些实施例中，可以通过根据第三掩模(未示出)使第二电介质堆叠104b选择性地暴露于第三蚀刻剂3904来形成多个中间CMUT腔3902。在各种实施例中，第三蚀刻剂3904可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

如图40的截面图4000所示，第二多个隔离腔4002也形成在第二电介质堆叠104b内。第二多个隔离腔4002通过选择性地蚀刻第二电介质堆叠104b来形成。在一些实施例中，第二多个隔离腔1804通过蚀刻第三电介质层406和高k电介质层408来形成。在一些实施例中，第二多个隔离腔4002具有从第三电介质层406的上表面到第四电介质层410的上表面而渐缩的侧壁。在一些实施例中，第二多个隔离腔4002随后可以填充有一种或多种第二声波吸收材料(例如，聚酰亚胺、SiLK、多孔MSQ等)。

在一些实施例中，可以通过根据第四掩模(未示出)使第二电介质堆叠104b选择性地暴露于第四蚀刻剂4004来形成第二多个隔离腔4002。在各种实施例中，第四蚀刻剂4004可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，可以同时形成多个中间CMUT腔3902和第二多个隔离腔4002。

如图41的截面图4100所示，第二电介质堆叠104b被选择性地蚀刻以形成延伸穿过第二电介质堆叠104b的密封环沟槽1902。在一些实施例中，密封环槽1902可以从第二电介质堆叠104b的顶部在竖直方向上延伸到MEMS衬底3602。在一些实施例中，可以通过根据第五掩模(未示出)使第二电介质堆叠104b选择性地暴露于第五蚀刻剂4102来形成密封环槽1902。在各种实施例中，第五蚀刻剂4102可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

如图42的截面图4200所示，钝化结构514形成在密封环沟槽1902内以形成第二密封环结构226b。在一些实施例中，可以形成钝化结构514以填充密封环沟槽1902。钝化结构514可以包括氧化物、氮化物、碳化物等。在各种实施例中，可以借助于沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺等)来形成钝化结构514。在一些实施例中，可以在形成多个中间CMUT腔3902和/或第二多个隔离腔4002之前形成钝化结构514。

如图43的截面图4300所示，MEMS衬底3602接合到衬底102。在一些实施例中，接合工艺可以包括沿着一个或多个电介质界面将第一电介质堆叠104a接合到第二电介质堆叠104b并且还沿一个或多个金属界面将第一多个互连328耦合到第二多个互连336的混合接合工艺。接合工艺形成布置在衬底102和MEMS衬底3602之间的电介质堆叠104。在一些实施例中，在执行接合工艺之前，可以对MEMS衬底3602和衬底102进行对准工艺，例如如图22A-22B所示。

在由接合工艺产生的接合衬底堆叠4302中，第一多个隔离腔3502与第二多个隔离腔4002结合在一起以形成多个隔离室112，该多个隔离室112横向设置在一个或多个PMUT腔206和一个或多个CMUT腔218之间。此外，第一密封环结构226a和第二密封环结构226b结合在一起以形成密封环区域226。

将意识到，形成与衬底102分隔开的MEMS衬底3602允许在不同温度下对衬底102和MEMS执行工艺。例如，在一些实施例中，一个或多个压电堆叠208可以使用处于第一温度范围内的工艺形成在MEMS衬底3602上，而衬底102可以暴露于处于第二温度范围内的工艺，第二温度范围小于第一温度范围。在一些实施例中，第一温度范围可以在约400℃到约700℃之间。在一些实施例中，第二温度范围可以是约400℃。

此外，已经意识到，在热压接合工艺中使用的高温可能会损坏接合衬底堆叠4302内的一些器件。混合接合能够在比热压接合更低的温度下执行，从而允许在接合衬底堆叠4302内实现更广泛的器件。例如，混合接合的使用可以允许将ASIC CMOS器件集成到接合衬底堆叠4302中。

如图44的截面图4400所示，MEMS衬底(例如，图43的3602)被减薄或去除。在各种实施例中，可以通过湿法蚀刻工艺、干法蚀刻工艺、机械研磨工艺等来减薄或去除MEMS衬底。在一些实施例中，MEMS衬底的去除暴露了第五电介质层412。

如图45的截面图4500所示，多个过孔开口4502a-4502b形成在电介质堆叠104内。在一些实施例中，可以通过根据第六掩模(未示出)使第五电介质层412、柔性膜106、第四电介质层410、高k电介质层408和第三电介质层406选择性地暴露于第六蚀刻剂4506来形成多个过孔开口4502a-4502b。在各种实施例中，第六蚀刻剂4506可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

接合开口4504也可以形成在电介质堆叠104内。接合开口4504从第五电介质层412的顶部延伸到第一多个互连328。在一些实施例中，可以通过根据第七掩模(未示出)使第五电介质层412、柔性膜106、第四电介质层410、高k电介质层408和第三电介质层406选择性地暴露于第七蚀刻剂(未示出)来形成接合开口4504。在各种实施例中，第七蚀刻剂可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，多个过孔开口4502a-4502b和/或接合开口4504可以在约10℃到约200℃之间的范围内的温度下形成。

如图46的截面图4600所示，第六电介质层414形成在第五电介质层412之上、多个过孔开口4502a-4502b内以及接合开口4504内。在各种实施例中，第六电介质层414可以包括SiO

如图47的截面图4700所示，第六电介质层414被图案化以去除第六电介质层414的部分并且暴露第一多个互连328的上表面。第六电介质层414也可以被图案化以去除第六电介质层414的部分并暴露柔性膜106的上表面。在一些实施例中，图案化工艺将第六电介质层414暴露于第八蚀刻剂4702。在各种实施例中，第八蚀刻剂4702可以包括干法蚀刻剂(例如离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

如图48的截面图4800所示，导电材料4802形成在第七电介质层320之上、多个过孔开口4502a-4502b内以及接合开口4504内。在一些实施例中，导电材料4802可以包括银(Au)、钼(Mo)、铜(Cu)、铝(Al)、锡(Sn)、铁(Fe)、镍(Ni)、锂(Li)、钛(Ti)、氮化钛(TiN)、铝铜(AlCu)等。在各种实施例中，可以使用沉积工艺和/或镀覆工艺(例如，电镀、化学镀等)来形成导电材料4802。

如图49的截面图4900所示，导电材料(例如，图48的4802)被图案化以限定多个导电层338。在一些实施例中，可以通过根据第八掩模(未示出)使导电材料选择性地暴露于第九蚀刻剂4902来图案化导电材料。在各种实施例中，第九蚀刻剂4902可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。在一些实施例中，导电材料可以在约10℃到约200℃之间的范围内的温度下被图案化。

如图50的截面图5000所示，钝化层5002形成在第七电介质层320和多个导电层338之上。在一些实施例中，钝化层5002可以包括SiO

如图51的截面图5100所示，钝化层418被选择性地图案化以形成PMUT开口344，PMUT开口344暴露一个或多个PMUT腔206之上的柔性膜106。在一些实施例中，钝化层418被选择性地图案化以还形成上覆于多个导电层338的接合焊盘区域340。在一些实施例中，钝化层418的部分被保留以保护柔性膜106的在一个或多个CMUT腔218之上的部分免受损坏。在一些实施例中，通过根据第九掩模(未示出)使钝化层暴露于第十蚀刻剂5102来选择性地图案化钝化层418。在各种实施例中，第十蚀刻剂5102可以包括干法蚀刻剂(例如，离子束蚀刻剂、RIE蚀刻剂等)或湿法蚀刻剂。

在一些实施例中，如图52的截面图5200所示，集成芯片结构可以包括划线区域506。在这样的实施例中，可以通过去除划线区域来切割(例如，分割)集成芯片结构506。在一些实施例中，可以使用激光隐形切割工艺对集成芯片结构进行切割。为了确保激光隐形切割工艺能够正确切割集成芯片结构，划线区域506可以被形成为具有相对低的金属图案密度。例如，划线区域506可以具有小于约10％、小于约5％、约0％或其他类似值的金属图案密度。在一些实施例中，一个或多个对准标记508可以存在于划线区域506内。

尽管图32-51被示出为没有划线区域506，但是将意识到，图52中所示的划线区域506也可以存在于图32-51中。在一些实施例中，一个或多个对准标记508可以形成在图32中的划线区域506内(例如，与密封环互连512同时形成)。

图53示出了形成包括CMUT和PMUT的集成芯片结构的方法5300的一些实施例的流程图。

虽然方法5300在本文中被示出和描述为一系列动作或事件，但将意识到，这些动作或事件的图示顺序不应被解释为限制性的。例如，一些动作可以以不同的顺序发生和/或与除了本文所示和/或描述的那些之外的其他动作或事件同时发生。此外，实施本文描述的一个或多个方面或实施例可能并非需要所有图示的动作。此外，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。

在动作5302，沿着衬底上的第一电介质堆叠的相反侧形成第一密封环结构。图11示出了对应于动作5302的一些实施例的截面图1100。图33示出了对应于动作5302的一些替代实施例的截面图3300。

在动作5304，在第一电介质堆叠内形成一个或多个PMUT腔。图13示出了对应于动作5304的一些实施例的截面图1300。图34示出了对应于动作5304的一些替代实施例的截面图3400。

在动作5306，在第一电介质堆叠内形成第一多个隔离腔。图14示出了对应于动作5306的一些实施例的截面图1400。图35示出了对应于动作5306的一些替代实施例的截面图3500。

在动作5308，在MEMS衬底上的第二电介质堆叠内形成一个或多个CMUT腔。图18示出了对应于动作5308的一些实施例的截面图1800。图39示出了对应于动作5308的一些替代实施例的截面图3900。

在动作5310，在第二电介质堆叠内形成第二多个隔离腔。图18示出了对应于动作5310的一些实施例的截面图1800。图40示出了对应于动作5310的一些替代实施例的截面图4000。

在动作5312，沿着MEMS衬底上的第二电介质堆叠的相反侧形成第二密封环结构。图19-20示出了对应于动作5312的一些实施例的截面图1900-2000。图41-42示出了对应于动作5312的一些实施例的截面图4100-4200。

在动作5314，将衬底接合到MEMS衬底以形成电介质堆叠，该电介质堆叠在包括一个或多个PMUT腔的一个或多个PMUT与包括一个或多个CMUT腔的一个或多个CMUT之间具有一个或多个隔离室。图21示出了对应于动作5314的一些实施例的截面图2100。图43示出了对应于动作5314的一些替代实施例的截面图4300。

在动作5316，去除MEMS衬底以暴露电介质堆叠。图23示出了对应于动作5316的一些实施例的截面图2300。图44示出了对应于动作5316的一些替代实施例的截面图4400。

在动作5318，在电介质堆叠上形成一个或多个导电层。图28-29示出了对应于动作5318的一些实施例的截面图2800-2900。图48-49示出了对应于动作5318的一些替代实施例的截面图4800-4900。

因此，本公开涉及一种集成芯片结构，该集成芯片结构具有通过一个或多个隔离室相互分隔开的PMUT和CMUT。

在一些实施例中，本公开涉及一种集成芯片结构。该集成芯片结构包括：电介质堆叠，设置在衬底上；一个或多个压电式微机械超声换能器(PMUT)，包括设置在所述电介质堆叠内、位于一个或多个PMUT腔之上的压电堆叠；一个或多个电容式微机械超声换能器(CMUT)，包括设置在所述电介质堆叠内并由一个或多个CMUT腔分隔开的电极；以及隔离室，被布置在所述电介质堆叠内、横向位于所述一个或多个PMUT和所述一个或多个CMUT之间，所述隔离室在竖直方向上延伸经过所述一个或多个PMUT和所述一个或多个CMUT两者的至少一部分。在一些实施例中，所述集成芯片结构还包括：第一多个互连，设置在所述电介质堆叠内、位于所述一个或多个PMUT腔的顶部处或下方；以及第二多个互连，设置在所述电介质堆叠内、位于所述一个或多个CMUT腔的底部处或上方，其中，所述第一多个互连沿着水平延伸的界面在竖直方向上接触所述第二多个互连。在一些实施例中，所述集成芯片结构还包括：声波吸收材料，设置在所述隔离室内。在一些实施例中，所述一个或多个PMUT沿着第一方向并沿着垂直于所述第一方向的第二方向围绕所述一个或多个CMUT，所述第一方向和所述第二方向平行于所述衬底的上表面，所述上表面面对所述电介质堆叠。在一些实施例中，所述集成芯片结构还包括：密封环结构，沿着所述电介质堆叠的最外边缘布置。

在其他实施例中，本公开涉及一种集成芯片结构。该集成芯片结构包括：电介质堆叠，包括设置在衬底上的多个电介质层，其中，所述电介质堆叠的一个或多个第一内表面形成PMUT腔，并且所述电介质堆叠的一个或多个第二内表面形成CMUT腔；柔性膜，布置在所述电介质堆叠内并包括导电材料；压电式微机械超声换能器(PMUT)，包括设置在所述电介质堆叠内、位于所述PMUT腔和所述柔性膜之间的压电堆叠；电容式微机械超声换能器(CMUT)，包括设置在所述电介质堆叠内、位于所述CMUT腔的竖直相对端上的底部电极和顶部电极；并且所述电介质堆叠的一个或多个第三内表面形成布置在所述PMUT和所述CMUT之间的隔离室。在一些实施例中，所述隔离室的高度大于或等于所述PMUT腔的高度或CMUT腔的高度。在一些实施例中，所述PMUT腔在竖直方向上低于所述CMUT腔；并且所述隔离室在竖直方向上延伸经过所述PMUT腔的顶部和所述CMUT腔的底部。在一些实施例中，所述隔离室在在竖直方向上位于所述隔离室的顶部和底部之间的位置处具有最大宽度。在一些实施例中，水平延伸线沿着所述电介质堆叠的第一水平延伸表面并沿着所述电介质堆叠的第二水平延伸表面延伸，所述第一水平延伸表面限定所述PMUT腔的顶部，所述第二水平延伸表面限定所述CMUT腔的底部。在一些实施例中，所述PMUT具有比所述CMUT更大的宽度。在一些实施例中，所述集成芯片结构还包括：密封环结构，包括一个或多个密封环互连，所述一个或多个密封环互连布置在所述电介质堆叠内、位于所述PMUT和所述CMUT的相反侧上。在一些实施例中，所述密封环结构还包括钝化结构，所述钝化结构设置在所述一个或多个密封环互连之上并且在竖直方向上延伸穿过所述电介质堆叠的所述多个电介质层中的多个电介质层。在一些实施例中，所述钝化结构延伸穿过所述柔性膜。

在又一些其他实施例中，本公开涉及一种形成集成芯片结构的方法。该方法包括：在衬底上的第一电介质堆叠内形成一个或多个PMUT腔；在所述第一电介质堆叠内形成第一多个隔离腔；在MEMS衬底上的第二电介质堆叠内形成一个或多个CMUT腔；在所述第二电介质堆叠内形成第二多个隔离腔；以及执行接合工艺，所述接合工艺将所述第一电介质堆叠和所述第二电介质堆叠结合在一起，以在所述衬底和所述MEMS衬底之间形成电介质堆叠，其中，所述接合工艺还将所述第一多个隔离腔和所述第二多个隔离腔结合在一起以形成多个隔离室，所述多个隔离室在横向上位于所述一个或多个PMUT腔和所述一个或多个CMUT腔之间。在一些实施例中，所述多个隔离室还在横向上位于所述一个或多个PMUT腔中的相邻PMUT腔之间。在一些实施例中，所述方法还包括：用声波吸收材料填充所述第一多个隔离腔和所述第二多个隔离腔中的一者或多者。在一些实施例中，所述多个隔离室分别具有大于或等于所述一个或多个PMUT腔或所述一个或多个CMUT腔的高度的高度。在一些实施例中，所述一个或多个PMUT腔在竖直方向上低于所述一个或多个CMUT腔；并且所述多个隔离室在竖直方向上延伸经过所述一个或多个PMUT腔的顶部和所述一个或多个CMUT腔的底部。在一些实施例中，所述方法还包括：沿着所述衬底的相反侧形成第一密封环结构；沿着所述MEMS衬底的相反侧形成第二密封环结构；和将所述第一密封环结构与所述第二密封环结构结合在一起以形成密封环结构。

前述内容概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当意识到，他们可以很容易地将本公开用作设计或修改其他过程和结构的基础，以执行本文介绍的实施例的相同目的和/或实现相同优点。本领域技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，并且它们可以在不脱离本发明的精神和范围的情况下对本文进行各种更改、替换和变更。

示例1是一种集成芯片结构，包括：电介质堆叠，设置在衬底上；一个或多个压电式微机械超声换能器(PMUT)，包括设置在所述电介质堆叠内、位于一个或多个PMUT腔之上的压电堆叠；一个或多个电容式微机械超声换能器(CMUT)，包括设置在所述电介质堆叠内并由一个或多个CMUT腔分隔开的电极；以及隔离室，被布置在所述电介质堆叠内、横向位于所述一个或多个PMUT和所述一个或多个CMUT之间，所述隔离室在竖直方向上延伸经过所述一个或多个PMUT和所述一个或多个CMUT两者的至少一部分。

示例2是示例1所述的集成芯片结构，还包括：第一多个互连，设置在所述电介质堆叠内、位于所述一个或多个PMUT腔的顶部处或下方；以及第二多个互连，设置在所述电介质堆叠内、位于所述一个或多个CMUT腔的底部处或上方，其中，所述第一多个互连沿着水平延伸的界面在竖直方向上接触所述第二多个互连。

示例3是示例1所述的集成芯片结构，还包括：声波吸收材料，设置在所述隔离室内。

示例4是示例1所述的集成芯片结构，其中，所述一个或多个PMUT沿着第一方向并沿着垂直于所述第一方向的第二方向围绕所述一个或多个CMUT，所述第一方向和所述第二方向平行于所述衬底的上表面，所述上表面面对所述电介质堆叠。

示例5是示例1所述的集成芯片结构，还包括：密封环结构，沿着所述电介质堆叠的最外边缘布置。

示例6是一种集成芯片结构，包括：电介质堆叠，包括设置在衬底上的多个电介质层，其中，所述电介质堆叠的一个或多个第一内表面形成PMUT腔，并且所述电介质堆叠的一个或多个第二内表面形成CMUT腔；柔性膜，布置在所述电介质堆叠内并包括导电材料；压电式微机械超声换能器(PMUT)，包括设置在所述电介质堆叠内、位于所述PMUT腔和所述柔性膜之间的压电堆叠；电容式微机械超声换能器(CMUT)，包括设置在所述电介质堆叠内、位于所述CMUT腔的竖直相对端上的底部电极和顶部电极；并且其中，所述电介质堆叠的一个或多个第三内表面形成布置在所述PMUT和所述CMUT之间的隔离室。

示例7是示例6所述的集成芯片结构，其中，所述隔离室的高度大于或等于所述PMUT腔的高度或CMUT腔的高度。

示例8是示例6所述的集成芯片结构，其中，所述PMUT腔在竖直方向上低于所述CMUT腔；并且其中，所述隔离室在竖直方向上延伸经过所述PMUT腔的顶部和所述CMUT腔的底部。

示例9是示例6所述的集成芯片结构，其中，所述隔离室在在竖直方向上位于所述隔离室的顶部和底部之间的位置处具有最大宽度。

示例10是示例6所述的集成芯片结构，其中，水平延伸线沿着所述电介质堆叠的第一水平延伸表面并沿着所述电介质堆叠的第二水平延伸表面延伸，所述第一水平延伸表面限定所述PMUT腔的顶部，所述第二水平延伸表面限定所述CMUT腔的底部。

示例11是示例6所述的集成芯片结构，其中，所述PMUT具有比所述CMUT更大的宽度。

示例12是示例6所述的集成芯片结构，还包括：密封环结构，包括一个或多个密封环互连，所述一个或多个密封环互连布置在所述电介质堆叠内、位于所述PMUT和所述CMUT的相反侧上。

示例13是示例12所述的集成芯片结构，其中，所述密封环结构还包括钝化结构，所述钝化结构设置在所述一个或多个密封环互连之上并且在竖直方向上延伸穿过所述电介质堆叠的所述多个电介质层中的多个电介质层。

示例14是示例13所述的集成芯片结构，其中，所述钝化结构延伸穿过所述柔性膜。

示例15是一种形成集成芯片结构的方法，包括：在衬底上的第一电介质堆叠内形成一个或多个PMUT腔；在所述第一电介质堆叠内形成第一多个隔离腔；在MEMS衬底上的第二电介质堆叠内形成一个或多个CMUT腔；在所述第二电介质堆叠内形成第二多个隔离腔；以及执行接合工艺，所述接合工艺将所述第一电介质堆叠和所述第二电介质堆叠结合在一起，以在所述衬底和所述MEMS衬底之间形成电介质堆叠，其中，所述接合工艺还将所述第一多个隔离腔和所述第二多个隔离腔结合在一起以形成多个隔离室，所述多个隔离室在横向上位于所述一个或多个PMUT腔和所述一个或多个CMUT腔之间。

示例16是示例15所述的方法，其中，所述多个隔离室还在横向上位于所述一个或多个PMUT腔中的相邻PMUT腔之间。

示例17是示例15所述的方法，还包括：用声波吸收材料填充所述第一多个隔离腔和所述第二多个隔离腔中的一者或多者。

示例18是示例15所述的方法，其中，所述多个隔离室分别具有大于或等于所述一个或多个PMUT腔或所述一个或多个CMUT腔的高度的高度。

示例19是示例15所述的方法，其中，所述一个或多个PMUT腔在竖直方向上低于所述一个或多个CMUT腔；并且其中，所述多个隔离室在竖直方向上延伸经过所述一个或多个PMUT腔的顶部和所述一个或多个CMUT腔的底部。

示例20是示例15所述的方法，还包括：沿着所述衬底的相反侧形成第一密封环结构；沿着所述MEMS衬底的相反侧形成第二密封环结构；以及将所述第一密封环结构和所述第二密封环结构结合在一起以形成密封环结构。