像素电路及其驱动方法、显示基板和显示面板

技术领域

本公开的实施例涉及一种像素电路及其驱动方法、显示基板和显示面板。

背景技术

随着有源矩阵有机发光二极管(Active-matrix organic light-emittingdiode，AMOLED)在显示领域的迅猛发展，人们对显示效果的要求越来越高。由于具有显示质量高等优点，高分辨率显示装置的应用范围也越来越广。通常，可通过减小像素的尺寸和减小像素间的间距来提高显示装置的分辨率。

发明内容

本公开至少一实施例提供一种像素电路，包括：驱动子电路、发光控制子电路、数据写入子电路、存储子电路和第一补偿子电路，其中，所述数据写入子电路被配置为在扫描信号的控制下将数据电压写入所述存储子电路；所述存储子电路被配置为存储所述数据电压；所述驱动子电路电连接至第一节点，发光元件电连接至第二节点，所述驱动子电路被配置为基于所述数据电压驱动所述发光元件发光；所述发光控制子电路分别电连接至所述第一节点和所述第二节点，所述发光控制子电路被配置为实现所述驱动子电路和所述发光元件之间的连接导通或断开；所述第一补偿子电路分别电连接至所述第一节点和所述第二节点，且被配置为基于所述第一节点的电平对所述第二节点的电平进行补偿。

例如，在本公开至少一实施例提供的像素电路中，所述第一补偿子电路包括第一电容，所述第一电容的第一端电连接至所述第一节点，所述第一电容的第二端电连接至所述第二节点。

例如，在本公开至少一实施例提供的像素电路中，所述发光控制子电路包括发光控制晶体管，所述发光控制晶体管的第一极与所述第一节点电连接，所述发光控制晶体管的第二极与所述第二节点电连接，所述发光控制晶体管的栅极被配置为接收发光控制信号。

例如，在本公开至少一实施例提供的像素电路中，所述驱动子电路包括驱动晶体管，所述驱动晶体管的第一极与第一电源端电连接，所述驱动晶体管的第二极与所述第一节点电连接，所述驱动晶体管的栅极与第三节点电连接。

例如，在本公开至少一实施例提供的像素电路中，所述数据写入子电路包括数据写入晶体管，所述存储子电路包括第二电容，所述数据写入晶体管的第一极被配置为接收所述数据电压，所述数据写入晶体管的第二极与所述第二电容的第一端电连接，所述数据写入晶体管的栅极被配置为接收所述扫描信号，所述第二电容的第二端与所述第三节点电连接。

例如，本公开至少一实施例提供的像素电路还包括第二补偿子电路，所述第二补偿子电路被配置为接收阈值补偿控制信号并根据所述阈值补偿控制信号向所述第三节点写入阈值补偿电压。

例如，本公开至少一实施例提供的像素电路还包括参考电压写入子电路，所述参考电压写入子电路被配置为接收参考电压控制信号并根据所述参考电压补偿控制信号向所述第二电容的第一端写入参考电压。

例如，本公开至少一实施例提供的像素电路还包括第一复位子电路，所述第一复位子电路被配置为接收第一复位控制信号并根据所述第一复位控制信号向所述第三节点写入第一复位电压。

例如，本公开至少一实施例提供的像素电路还包括第二复位子电路，所述第二复位子电路被配置为接收第二复位控制信号并根据所述第二复位控制信号向所述第二电容的第一端写入第二复位电压。

例如，本公开至少一实施例提供的像素电路还包括第二补偿子电路、第三补偿子电路、第一复位子电路和第二复位子电路，所述第一补偿子电路包括第一电容，所述发光控制子电路包括发光控制晶体管，所述驱动子电路包括驱动晶体管，所述数据写入子电路包括数据写入晶体管，所述存储子电路包括第二电容，所述第二补偿子电路包括阈值补偿晶体管，所述参考电压写入子电路包括参考电压写入晶体管，所述第一复位子电路包括第一复位晶体管，所述第二复位子电路包括第二复位晶体管，所述第一电容的第一端电连接至所述第一节点，所述第一电容的第二端电连接至所述第二节点，所述发光控制晶体管的第一极与所述第一节点电连接，所述发光控制晶体管的第二极与所述第二节点电连接，所述发光控制晶体管的栅极被配置为接收发光控制信号；所述驱动晶体管的第一极与第一电源端电连接，所述驱动晶体管的第二极与所述第一节点电连接，所述驱动晶体管的栅极与第三节点电连接；所述发光元件的第一发光电压施加电极电连接至所述第二节点，所述发光元件的第二发光电压施加电极电连接至第二电源端；所述数据写入晶体管的第一极被配置为接收所述数据电压，所述数据写入晶体管的第二极与所述第二电容的第一端电连接，所述数据写入晶体管的栅极被配置为接收所述扫描信号；所述第二电容的第二端与所述第三节点电连接；所述阈值补偿晶体管的第一极电连接至所述第一节点，所述阈值补偿晶体管的第二极电连接至所述第三节点，所述阈值补偿晶体管的栅极被配置为接收阈值补偿控制信号；所述参考电压写入晶体管的第一极被配置为接收参考电压，所述参考电压写入晶体管的第二极电连接至所述第二电容的第一端，所述参考电压写入晶体管的栅极被配置为接收参考电压控制信号；所述第一复位晶体管的第一极被配置为接收第一复位电压，所述第一复位晶体管的第二极电连接至所述第三节点，所述第一复位晶体管的栅极被配置为接收第一复位控制信号；所述第二复位晶体管的第一极电连接至所述第一电源端，所述第二复位晶体管的第二极电连接至所述第二电容的第一端，所述第二复位晶体管的栅极被配置为接收第二复位控制信号。

本公开至少一实施例还提供一种显示基板，包括衬底基板和根据上述任一项所述的像素电路和所述发光元件，所述发光元件和所述像素电路设置在所述衬底基板上。

例如，在本公开至少一实施例提供的显示基板中，在所述第一补偿子电路包括第一电容的情况下，所述第一电容包括第一电极和第二电极，所述发光元件包括第一发光电压施加电极、第二发光电压施加电极和设置在所述第一发光电压施加电极和所述第二发光电压施加电极之间的发光层，所述第一电容的第一电极电连接至所述第一节点，所述第一电容的第二电极电连接至所述第二节点，所述第一电容的第二电极和所述第一发光电压施加电极一体设置，在垂直于所述衬底基板的方向上，所述第一电容的第一电极位于所述第一发光电压施加电极和所述衬底基板之间，所述第一发光电压施加电极位于所述第一电容的第一电极和所述发光层之间。

例如，在本公开至少一实施例提供的显示基板中，所述第一电容的第一电极在所述衬底基板上的正投影与所述第一发光电压施加电极在所述衬底基板上的正投影至少部分重叠。

本公开至少一实施例还提供一种根据上述任一项所述的像素电路的驱动方法，包括：在数据写入阶段，向所述驱动子电路写入所述数据电压，并且基于所述第一节点的电平对所述第二节点的电平进行补偿；在发光阶段，所述驱动子电路基于所述数据电压驱动所述发光元件发光。

本公开至少一实施例还提供一种显示面板，包括衬底基板和位于所述衬底基板上的多个重复单元，每个重复单元包括第一子像素、第二子像素、第三子像素和第四子像素，所述第一子像素包括第一发光元件和第一像素电路，所述第一像素电路为根据上述任一项所述的像素电路，所述第一发光元件是由所述第一像素电路驱动的所述发光元件。

例如，在本公开至少一实施例提供的显示面板中，所述第二子像素包括第二发光元件和第二像素电路，所述第二像素电路被配置为驱动所述第二发光元件发光，在垂直于所述衬底基板的方向上，所述第一像素电路中的驱动子电路位于所述衬底基板和所述第一发光元件之间，所述第二像素电路中的驱动子电路位于所述衬底基板和所述第二发光元件之间，所述第一像素电路中的驱动子电路在所述衬底基板上的正投影和所述第一发光元件在所述衬底基板上的正投影至少部分重叠，所述第二像素电路中的驱动子电路在所述衬底基板上的正投影和所述第二发光元件在所述衬底基板上的正投影不重叠。

例如，在本公开至少一实施例提供的显示面板中，所述第一像素电路中的驱动子电路在所述衬底基板上的正投影位于所述第一发光元件在所述衬底基板上的正投影内。

例如，在本公开至少一实施例提供的显示面板中，所述第一子像素和所述第二子像素均为绿色子像素，所述第三子像素为红色子像素，所述第四子像素为蓝色子像素。

例如，在本公开至少一实施例提供的显示面板中，在所述每个重复单元中，所述第一子像素和所述第二子像素沿第一方向排列，所述第三子像素和所述第四子像素沿第二方向排列，所述第一方向和所述第二方向分别为在同一平面内相互垂直的两个方向。

例如，在本公开至少一实施例提供的显示面板中，所述多个重复单元沿所述第二方向排列以形成多个重复单元组，所述多个重复单元组沿所述第一方向排列。

例如，在本公开至少一实施例提供的显示面板中，在所述第一像素电路包括第一电容、阈值补偿晶体管和发光控制晶体管的情况下，在所述第一方向上，所述第一电容的第一电极在所述衬底基板上的正投影位于所述阈值补偿晶体管的栅极在衬底基板上的正投影和所述发光控制晶体管的栅极在所述衬底基板上的正投影之间。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为一种像素排列结构中的像素重复单元的结构示意图；

图2为图1所示的像素重复单元中的第一绿色子像素的阳极电压和第二绿色子像素的阳极电压的检测结果示意图；

图3为本公开一些实施例提供的一种像素电路的示意性框图；

图4为本公开一些实施例提供的一种像素电路的结构示意图；

图5为本公开一些实施例提供的一种显示基板的示意性框图；

图6为图4所示的像素电路中的第一节点的截面示意图；

图7为本公开一些实施例提供的一种像素电路的驱动方法的示意性流程图；

图8是图4所示的像素电路的驱动方法的示例性时序图；

图9为本公开一些实施例提供的一种显示面板的局部结构示意图；

图10为本公开一些实施例提供的一种第二像素电路的结构示意图；

图11为图10所示的第二像素电路中的第一节点的截面示意图；

图12为图9所示的重复单元中的第一子像素的阳极电压和第二子像素的阳极电压的检测结果示意图；

图13为本公开一些实施例提供的一种显示面板上的重复单元的示意图；

图14为本公开一些实施例提供的另一种显示面板的平面局部示意图。

具体实施方式

为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。

图1为一种像素排列结构中的像素重复单元的结构示意图，图2为图1所示的像素重复单元中的第一绿色子像素的阳极电压和第二绿色子像素的阳极电压的检测结果示意图。如图1所示，一种像素排列结构包括设置在衬底基板(未示出)上的多个像素重复单元400，多个像素重复单元400沿A1方向和A2方向阵列排布。每个像素重复单元400包括红色子像素401、蓝色子像素402、第一绿色子像素403和第二绿色子像素404。如图1所示，红色子像素401和蓝色子像素402沿A1方向排列，第一绿色子像素403和第二绿色子像素404沿A2方向排列，且在A1方向上，第一绿色子像素403和第二绿色子像素404位于红色子像素401和蓝色子像素402之间。

在对图1所示的像素排列结构中的各个子像素进行点灯检测的过程中，由于第一绿色子像素403和第二绿色子像素404的亮度不一致，从而导致亮点漏检的问题，即部分绿色子像素无法被检测到。根据实验结果可知，第一绿色子像素403的亮度比第二绿色子像素404的亮度高，从而出现第一绿色子像素403发亮，而第二绿色子像素404发暗的现象。

通过对像素排列结构进行分析可知，在该像素排列结构中，用于驱动第一绿色子像素403的像素电路中的驱动晶体管的栅极在衬底基板上的正投影与第一绿色子像素403的发光元件的阳极在衬底基板上的正投影彼此不交叠，而用于驱动第二绿色子像素404的像素电路中的驱动晶体管的栅极在衬底基板上的正投影和第二绿色子像素404的发光元件的阳极在衬底基板上的正投影彼此交叠。通过对第一绿色子像素403和第二绿色子像素404进行提取3D电容的操作，发现第一绿色子像素403的寄生电容和第二绿色子像素404的寄生电容存在较大的差异，从而导致第一绿色子像素403和第二绿色子像素404的亮度差异。如图2所示，通过对第一绿色子像素403和第二绿色子像素404进行模拟分析，可以看到，第一绿色子像素403的阳极电压为0.8682伏特(V)，第二绿色子像素404的阳极电压为0.7597V，即第一绿色子像素403的阳极电压大于第二绿色子像素404的阳极电压，从而导致第一绿色子像素403的亮度比第二绿色子像素404的亮度高，严重影响显示效果。

本公开至少一些实施例提供一种像素电路及其驱动方法、显示基板和显示面板，该像素电路包括驱动子电路、发光控制子电路、数据写入子电路、存储子电路和第一补偿子电路。数据写入子电路被配置为在扫描信号的控制下将数据电压写入存储子电路；存储子电路被配置为存储数据电压；驱动子电路电连接至第一节点，发光元件电连接至第二节点，驱动子电路被配置为驱动发光元件发光；发光控制子电路分别电连接至第一节点和第二节点，发光控制子电路被配置为实现驱动子电路和发光元件之间的连接导通或断开；第一补偿子电路分别电连接至第一节点和第二节点，且被配置为基于第一节点的电平对第二节点的电平进行补偿。

在该像素电路中，通过在第一节点和第二节点之间设置第一补偿子电路，以实现对第二节点的电平进行补偿，解决显示面板的像素亮度差异的问题，使不同像素的像素亮度达到一致，从而提高显示均匀性和显示效果。另外，该像素电路结构简单，易于设计制造，成本较低。

下面结合附图对本公开的几个实施例进行详细说明，但是本公开并不限于这些具体的实施例。

图3为本公开一些实施例提供的一种像素电路的示意性框图，图4为本公开一些实施例提供的一种像素电路的结构示意图。

例如，如图3所示，本公开实施例提供的像素电路100包括驱动子电路11、发光控制子电路12、数据写入子电路13、存储子电路14和第一补偿子电路15。数据写入子电路13被配置为在扫描信号的控制下将数据电压写入存储子电路14；存储子电路14被配置为存储数据电压；驱动子电路11电连接至第一节点N1，发光元件EL电连接至第二节点N2，驱动子电路11被配置为基于数据电压驱动发光元件EL发光；发光控制子电路12分别电连接至第一节点N1和第二节点N2，发光控制子电路12被配置为实现驱动子电路11和发光元件EL之间的连接导通或断开；第一补偿子电路15分别电连接至第一节点N1和第二节点N2，且被配置为基于第一节点N1的电平对第二节点N2的电平进行补偿。

例如，像素电路100可应用于显示面板，例如有源矩阵有机发光二极管(AMOLED)显示面板等。AMOLED显示面板中的像素排列结构可以为RGBG像素排列结构，以增加显示面板的PPI(pixel per inch，每英寸的像素数)，从而在显示分辨率相同的情况下，增大显示面板的视觉分辨率。当像素电路100应用于该AMOLED显示面板中，可以解决显示面板的像素亮度差异的问题，提高显示均匀性和显示效果。

例如，像素电路100和发光元件EL可以设置在一衬底基板上。

例如，如图4所示，在一些实施例中，第一补偿子电路15包括第一电容C1。第一电容C1的第一端电连接至第一节点N1，第一电容C1的第二端电连接至第二节点N2。也就是说，第一补偿子电路15可以包括在第一节点N1和第二节点N2之间的寄生电容(即第一电容C1为寄生电容)，由于电容的自举效应，该第一补偿子电路15可以基于第一节点N1的电平控制第二节点N2的电平，以补偿由于像素电路的驱动子电路11在衬底基板上的正投影与发光元件EL的阳极在衬底基板上的正投影彼此交叠等因素对于第二节点N2的电平的影响，提高对于第二节点N2的电平控制，从而提高显示均匀性和显示效果。例如，相较于没有设置第一电容的像素电路，本公开实施例提供的像素电路可以利用第一电容C1例如提高第二节点N2的电平，以提高发光元件EL的发光亮度。

例如，第一电容C1的电容值的范围可以为1fF至8fF。

例如，如图4所示，发光控制子电路12可以包括发光控制晶体管M2。发光控制晶体管M2的第一极与第一节点N1电连接，发光控制晶体管M2的第二极与第二节点N2电连接，发光控制晶体管M2的栅极被配置为电连接发光控制线EM以接收发光控制信号V

例如，如图4所示，驱动子电路11包括驱动晶体管M1。驱动晶体管M1的第一极与第一电源端VDD电连接，驱动晶体管M1的第二极与第一节点N1电连接，驱动晶体管M1的栅极与第三节点N3电连接。也就是说，第一电容C1的第一端与驱动晶体管M1的第二极电连接。

例如，驱动晶体管M1可以为P型晶体管。驱动晶体管M1的第一极可以为源极，驱动晶体管M1的第二极可以为漏极，下面以此为例进行说明。

例如，驱动晶体管M1通过发光控制晶体管M2与发光元件EL电连接。当发光控制晶体管M2导通时，驱动晶体管M1和发光元件EL之间的连接导通；当发光控制晶体管M2断开时，驱动晶体管M1和发光元件EL之间的连接断开。例如，在数据写入阶段，发光控制晶体管M2可以断开，从而发光控制晶体管M2可以将发光驱动晶体管Td和发光元件EL之间的连接断开，以保证发光元件EL不发光。而在发光阶段，发光控制线EM可以向发光控制晶体管M2提供发光控制信号V

例如，如图4所示，发光元件EL的第一发光电压施加电极(该实施例中为发光元件EL的阳极)电连接至第二节点N2，发光元件EL的第二发光电压施加电极(该实施例中为发光元件EL的阴极)电连接至第二电源端VSS。也就是说，第一电容C1的第二端与发光元件EL的第一发光电压施加电极电连接。

例如，发光元件EL被配置为在工作时接收发光信号(例如，可以为电流信号)，并发出与该发光信号相对应强度的光。发光元件EL可以为发光二极管，发光二极管例如可以为有机发光二极管(OLED)或量子点发光二极管(QLED)等，但本公开的实施例不限于此。

例如，第一电源端VDD和第二电源端VSS之一为高压端，另一个为低压端。例如，如图4所示的实施例中，第一电源端VDD为电压源以输出恒定的第一电压，第一电压为正电压；而第二电源端VSS可以为电压源以输出恒定的第二电压，第二电压为负电压，或可以接地等。例如，在一些示例中，第二电源端VSS可以接地。

例如，如图4所示，数据写入子电路13包括数据写入晶体管M3。数据写入晶体管M3的第一极被配置为接收数据电压Vdata，数据写入晶体管M3的第二极与第四节点N4电连接，数据写入晶体管M3的栅极被配置为电连接至栅线G1以接收扫描信号Vg1。例如，数据写入晶体管M3的第一极电连接至数据线D，以接收数据电压Vdata；数据写入晶体管M3的栅极电连接至栅线G1，以接收扫描信号Vg1。

例如，如图4所示，存储子电路14包括第二电容C2。第二电容C2的第一端与第四节点N4电连接，也就是说，数据写入晶体管M3的第二极与第二电容C2的第一端电连接，第二电容C2的第二端与第三节点N3电连接。

例如，第二电容C2的电容值的范围可以为40fF至100fF。

例如，如图4所示，像素电路100还包括可以第二补偿子电路16。第二补偿子电路16被配置为接收阈值补偿控制信号并根据阈值补偿控制信号向第三节点N3写入阈值补偿电压。

例如，第二补偿子电路16可以包括阈值补偿晶体管M4。阈值补偿晶体管M4的第一极电连接到第一节点N1，即阈值补偿晶体管M4的第一极电连接到驱动晶体管M1的第二极，阈值补偿晶体管M4的第二极电连接到第三节点N3，即阈值补偿晶体管M4的第二极电连接到驱动晶体管M1的栅极，阈值补偿晶体管M4的栅极被配置为接收阈值补偿控制信号Vg2。例如，如图4所示，阈值补偿晶体管M4的栅极电连接至阈值补偿控制线G2，以接收阈值补偿控制信号Vg2。

例如，阈值补偿控制信号Vg2和扫描信号Vg1相同。例如，数据写入晶体管M3的栅极和阈值补偿晶体管M4的栅极可以电连接到同一条信号线，例如栅线G1，以接收相同的信号(例如，扫描信号Vg1)，此时，包含该像素电路100的显示面板可以不设置阈值补偿控制线G2，减少信号线的数量。又例如，数据写入晶体管M3的栅极和阈值补偿晶体管M4的栅极也可以分别电连接至不同的信号线，即数据写入晶体管M3的栅极电连接到栅线G1，阈值补偿晶体管M4的栅极电连接到阈值补偿控制线G2，而栅线G1和阈值补偿控制线G2传输的信号相同。

需要说明的是，阈值补偿控制信号Vg2和扫描信号Vg1也不相同，从而使得数据写入晶体管M3和阈值补偿晶体管M4可以被分开单独控制，增加控制像素电路的灵活性。

例如，如图4所示，像素电路100还包括参考电压写入子电路17。参考电压写入子电路17被配置为接收参考电压控制信号V

例如，参考电压写入子电路17可以包括参考电压写入晶体管M5。参考电压写入晶体管M5的第一极被配置为接收参考电压V

例如，在数据写入阶段，参考电压控制线CR可以向参考电压写入晶体管M5的栅极提供参考电压控制信号V

例如，参考电压控制信号V

需要说明的是，参考电压控制信号V

例如，如图4所示，像素电路100还包括第一复位子电路18。第一复位子电路18被配置为接收第一复位控制信号并根据第一复位控制信号向第三节点N3(即驱动晶体管M1的栅极)写入第一复位电压。

例如，第一复位子电路18包括第一复位晶体管M6。第一复位晶体管M6的第一极被配置为接收第一复位电压，第一复位晶体管M6的第二极电连接至第三节点N3，第一复位晶体管M6的栅极被配置为接收第一复位控制信号Vrt1。例如，第一复位晶体管M6的第一极电连接至第一复位电源端VINT以接收第一复位电压Vint1，第一复位晶体管M6的栅极电连接至第一复位控制信号线Rst1以接收第一复位控制信号Vrt1。

例如，第一复位电源端VINT为直流参考电压端，以输出恒定的直流参考电压。第一复位电源端VINT可以为高压端，也可以为低压端，只要其能够提供第一复位电压Vint1以对第三节点N3进行复位即可，本公开对此不作限制。

例如，如图4所示，像素电路100还包括第二复位子电路19。第二复位子电路19被配置为接收第二复位控制信号并根据第二复位控制信号向第二电容C2的第一端(即第四节点N3)写入第二复位电压。

例如，第二复位子电路19包括第二复位晶体管M7。在图4所示的实施例中，第一电源端VDD输出的第一电压可以作为第二复位电压Vint2，从而第二复位晶体管M7的第一极电连接至第一电源端VDD。第二复位晶体管M7的第二极电连接至第二电容C2的第一端。第二复位晶体管M7的栅极被配置为接收第二复位控制信号Vrt2，例如，第二复位晶体管M7的栅极电连接至第二复位控制信号线Rst2以接收第二复位控制信号Vrt2。然而，本公开的实施例不限于此，第二复位晶体管M7的第一极也可以电连接至单独设置的第二复位电源端，以接收第二复位电压Vint2。

例如，第一复位控制信号Vrt1和第二复位控制信号Vrt2可以相同，从而第一复位晶体管M6的栅极和第二复位晶体管M7的栅极可以电连接至同一条信号线(例如，第一复位控制信号线Rst1)以接收相同的复位控制信号(例如第一复位控制信号Vrt1)。需要说明的是，第一复位控制信号Vrt2和第二复位控制信号Vrt2也可以不相同。

例如，第一复位电压Vint1和第二复位电压Vint2可以相同。

需要说明的是，图4所示的像素电路中的第二补偿子电路、第三补偿子电路、第一复位子电路、第二复位子电路、发光控制子电路、数据写入子电路、存储子电路仅为示意性的，第二补偿子电路、第三补偿子电路、第一复位子电路、第二复位子电路、发光控制子电路、数据写入子电路、存储子电路等电路的具体结构可以根据实际应用需求进行设定，本公开的实施例对此不作具体限定。

例如，按照晶体管的特性，晶体管可以分为N型晶体管和P型晶体管，为了清楚起见，本公开的实施例以晶体管为P型晶体管(例如，P型MOS晶体管)为例详细阐述了本公开的技术方案，然而本公开的实施例的晶体管不限于P型晶体管，本领域技术人员还可以根据实际需要利用N型晶体管(例如，N型MOS晶体管)实现本公开的实施例中的一个或多个晶体管的功能。

需要说明的是，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，薄膜晶体管可以包括氧化物半导体薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中一极为第一极，另一极为第二极，所以本公开的实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。

本公开一实施例还提供一种显示基板。图5为本公开一些实施例提供的一种显示基板的示意性框图，图6为图4所示的像素电路中的第一节点的截面示意图。

例如，如图5所示，显示基板200可以包括衬底基板110和根据本公开任一实施例所述的像素电路100和发光元件EL。发光元件EL和像素电路100均设置在衬底基板110上。

例如，显示基板200可以应用于有机发光二极管显示面板等。显示基板200可以为阵列基板。

例如，衬底基板110可以为玻璃基板、石英基板等合适的基板。

例如，在一些实施例中，在像素电路100中的第一补偿子电路包括第一电容的情况下，例如以图4所示的实施例为例，如图6所示，第一电容C1包括第一电极321和第二电极，第一电容C1的第一电极321为第一电容C1的第一端，第一电容C1的第二电极为第一电容C1的第二端，即第一电容C1的第一电极321电连接至第一节点N1，即第一电容C1的第一电极321电连接至驱动晶体管M1的第二极(例如，漏极)，第一电容C1的第二电极电连接至第二节点N2，即第一电容C1的第二电极电连接发光元件EL的第一发光电压施加电极。

例如，如图6所示，在第一电容C1和衬底基板110之间还具有第一中间层331和第二中间层332。第一中间层331可以包括像素电路中的晶体管(例如，发光控制晶体管、驱动晶体管等)的栅极绝缘层(GI层)、栅极层(GATE层)、层间介质层(ILD)等，第二中间层332可以包括像素电路中的晶体管(例如，发光控制晶体管、驱动晶体管等)的有源半导体层等。例如，栅极绝缘层和层间介质层为无机层，栅极层等为金属层。

例如，如图6所示，发光元件EL包括第一发光电压施加电极301、第二发光电压施加电极302和设置在第一发光电压施加电极301和第二发光电压施加电极302之间的发光层303。

例如，发光层303的材料可以根据发光元件EL发射光的颜色的不同进行选择。发光层303的材料包括荧光发光材料或磷光发光材料等。例如，第一发光电压施加电极301为阳极，第二发光电压施加电极302为阴极，第一发光电压施加电极301和第二发光电压施加电极302均采用导电材料制备。

例如，如图6所示，第一发光电压施加电极301和发光层303之间设置有第一有机层311，第二发光电压施加电极302和发光层303之间设置有第二有机层312。第一有机层311和第二有机层312用于起平坦作用，可以被省略。需要说明的是，在本公开的实施例中，每个发光元件的发光层可以包括电致发光层本身以及位于电致发光层两侧的其他公共层，例如，空穴注入层、空穴传输层、电子注入层以及电子传输层等等，但是在本公开的附图中，仅示出了发光层中的电致发光层，而没有示出其他公共层。

例如，第一发光电压施加电极301在衬底基板110上的正投影、发光层303在衬底基板110上的正投影和第二发光电压施加电极302在衬底基板110上的正投影至少部分交叠。例如，第一发光电压施加电极301在衬底基板110上的正投影位于第二发光电压施加电极302在衬底基板110上的正投影内，发光层303在衬底基板110上的正投影位于第二发光电压施加电极302在衬底基板110上的正投影内。

需要说明的是，对于每个子像素(例如第一子像素、第二子像素、第三子像素或第四子像素)，在第一发光电压施加电极301在衬底基板110上的正投影、发光层303在衬底基板110上的正投影和第二发光电压施加电极302在衬底基板110上的正投影的投影重叠的区域内，对应于像素界定层的开口的部分用于发光。

例如，在垂直于衬底基板110的方向上，第一电容C1的第一电极321位于第一发光电压施加电极301和衬底基板110之间，第一发光电压施加电极301位于第一电容C1的第一电极321和发光层303之间。

例如，第一电容C1的第二电极和第一发光电压施加电极301一体设置，也就是说，第一电容C1的第二电极和第一发光电压施加电极301为同一个电极，第一发光电压施加电极301复用为第一电容C1的第二电极。从而，本公开实施例提供的像素电路中仅通过在第一发光电压施加电极301和第一中间层331之间增加一层金属层以形成第一电容C1的第一电极321，该第一电容C1的第一电极321和第一发光电压施加电极301即可形成第一电容C1，从而实现对第二节点的电平进行补偿，解决显示面板的像素亮度差异的问题，提高显示均匀性和显示效果。例如，第一电容C1的第二电极和第一发光电压施加电极301也可以分别为两个单独的电极，但第一电容C1的第二电极和第一发光电压施加电极301彼此电连接。

例如，第一电容C1的第一电极321(即增加的金属层)在衬底基板110上的正投影与第一发光电压施加电极301在衬底基板110上的正投影至少部分重叠。例如，在一些示例中，第一电容C1的第一电极321在衬底基板110上的正投影位于第一发光电压施加电极301在衬底基板110上的正投影内，即第一发光电压施加电极301在衬底基板110上的正投影完全覆盖第一电容C1的第一电极321在衬底基板110上的正投影。

需要说明的是，如图6所示，第一发光电压施加电极301和第一电极321之间还设置有电介质层341，第一发光电压施加电极301和第一电极321不直接电连接。

值得注意的是，对于显示基板200的其它组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。

本公开一实施例还提供一种像素电路的驱动方法，该驱动方法可以应用于上述任一项所述的像素电路。图7为本公开一些实施例提供的一种像素电路的驱动方法的示意性流程图。如图7所示，像素电路的驱动方法包括以下步骤：

S10：在数据写入阶段，向驱动子电路写入数据电压，并且基于第一节点的电平对第二节点的电平进行补偿；

S20：在发光阶段，驱动子电路基于数据电压驱动发光元件发光。

例如，在一些实施例中，在像素电路还包括第一复位子电路和第二复位子电路的情况下，例如在图4所示的实施例中，像素电路的驱动方法还包括：在复位阶段，利用第一复位子电路对第三节点进行复位，利用第二复位子电路对第四节点进行复位。

例如，像素电路的时序图可以根据实际需求进行设定，本公开的实施例对此不作具体限定。

例如，在一些示例中，图8是图4所示的像素电路的驱动方法的示例性时序图。下面结合图4和图8详细说明本公开实施例提供的一种像素电路的驱动方法的操作流程。需要说明的是，在下面的描述中，第一复位控制信号Vrt1和第二复位控制信号Vrt2相同，阈值补偿控制信号Vg2和扫描信号Vg1相同，参考电压控制信号V

例如，如图4和图8所示，在复位阶段T1，第一复位控制信号Vrt1和第二复位控制信号Vrt2均为低电平信号(即开启信号，例如-6V)，扫描信号Vg1、阈值补偿控制信号Vg2、参考电压控制信号V

例如，如图4和图8所示，在数据写入阶段T2，第一复位控制信号Vrt1和第二复位控制信号Vrt2变为高电平信号，扫描信号Vg1、阈值补偿控制信号Vg2变为低电平信号，参考电压控制信号V

需要说明的是，阈值补偿电压可以为V1+Vth。

例如，在数据写入阶段T2，由于阈值补偿晶体管M4导通，第一节点N1的电压和第三节点N3的电压相同，从而第一节点N1的电压的变化过程与第三节点N3的电压的变化过程相同，由于第一电容C1的自举效应，当第一节点N1的电压变化时，可以控制第二节点N2的电压发生相应的变化，从而实现对第二节点N2进行补偿。例如，若第一节点N1的电压逐渐升高，则第二节点N2的电压也逐渐升高。

例如，如图4和图8所示，在发光阶段T3，第一复位控制信号Vrt1和第二复位控制信号Vrt2保持为高电平信号，扫描信号Vg1、阈值补偿控制信号Vg2变为高电平信号，参考电压控制信号V

例如，在发光阶段T3，驱动晶体管M1处于饱和状态，根据驱动晶体管M1的饱和电流公式，流经驱动晶体管M1的发光电流I

I

＝K*[(V

＝K*(V

由上述公式中可以看到，发光电流I

例如，上述公式中K为常数，且K可以表示为：

K＝0.5μ

其中，μ

需要说明的是，复位阶段、数据写入阶段和发光阶段的设置方式可以根据实际应用需求进行设定，本公开的实施例对此不作具体限定。

本公开实施例还提供一种显示面板。图9为本公开一些实施例提供的一种显示面板的局部结构示意图。

例如，如图9所示，本公开实施例提供的显示面板500包括衬底基板501和位于衬底基板501上的多个重复单元502。每个重复单元502包括第一子像素5021、第二子像素5022、第三子像素5023和第四子像素5024。第一子像素5021包括第一发光元件和第一像素电路，第一像素电路为根据上述任一实施例所述的像素电路，第一发光元件是由第一像素电路驱动的发光元件，也就是说，第一像素电路可以为图4所示的像素电路100，第一发光元件可以为图4所示的发光元件EL。

需要说明的是，图9所示的第一子像素5021和第二子像素5022的位置关系仅是示意性的，本公开对第一子像素5021和第二子像素5022的相对位置关系不作限定，但是在本公开的实施例中，第一子像素5021的第一像素电路中的驱动晶体管的栅极在衬底基板上的正投影与第一子像素5021的第一发光元件的阳极在衬底基板上的正投影彼此交叠，而第二子像素5022的第二像素电路中的驱动晶体管的栅极在衬底基板上的正投影和第二子像素5022的第二发光元件的阳极在衬底基板上的正投影彼此不交叠。此外，图9中仅示出了各个子像素的例如阳极的形状。

图10为本公开一些实施例提供的一种第二像素电路的结构示意图。例如，如图10所示，第二子像素5022包括第二发光元件EL'和第二像素电路，第二像素电路被配置为驱动第二发光元件EL'发光。相较于第一像素电路，第二像素电路不包括设置在第一节点N1和第二节点N2之间的第一电容，除此之外，第二像素电路中的其余组件和第一像素电路中的其余组件均相同，即如图10所示，第二像素电路可以包括驱动子电路11'、发光控制子电路12'、数据写入子电路13'、存储子电路14'、第二补偿子电路16'、第三补偿子电路17'、第一复位子电路18'和第二复位子电路19'等，且各子电路的连接方式与第一像素电路中的相应的各个子电路的连接方式相同。

图11为图10所示的第二像素电路中的第一节点的截面示意图。如图11所示，第二发光元件EL'包括第一发光电压施加电极301'、第二发光电压施加电极302'和设置在第一发光电压施加电极301'和第二发光电压施加电极302'之间的发光层303'。第一发光电压施加电极301'和发光层303'之间设置有第一有机层311'，第二发光电压施加电极302'和发光层303'之间设置有第二有机层312'。在第一发光电压施加电极301'和衬底基板501之间还具有第一中间层331'和第二中间层332'。相较于第一像素电路，在第二像素电路的第一节点处，没有设置一层金属层，即在第一节点和第二节点之间未设置电容。

例如，在垂直于衬底基板501的方向上，第一像素电路中的驱动子电路位于衬底基板501和第一发光元件之间，第二像素电路中的驱动子电路位于衬底基板501和第二发光元件之间。第一像素电路中的驱动子电路在衬底基板501上的正投影和第一发光元件在衬底基板501上的正投影至少部分重叠，例如，第一像素电路中的驱动子电路在衬底基板501上的正投影位于第一发光元件在衬底基板501上的正投影内，例如，第一像素电路中的驱动子电路在衬底基板501上的正投影和第一发光元件在衬底基板501上的正投影完全重叠。第二像素电路中的驱动子电路在衬底基板501上的正投影和第二发光元件在衬底基板501上的正投影至少部分不重叠，例如，第二像素电路中的驱动子电路在衬底基板501上的正投影和第二发光元件在衬底基板501上的正投影完全不重叠。例如，第一子像素5021中的驱动晶体管的栅极在衬底基板501上的正投影与第一发光元件的阳极在衬底基板501上的正投影交叠，而第二子像素5022中的驱动晶体管的栅极在衬底基板501上的正投影与第二发光元件的阳极在衬底基板501上的正投影不交叠。

若采用现有的像素电路驱动第一发光元件和第二发光元件时，即第一像素电路和第二像素电路均为图10所示的像素电路时，由于第一子像素5021中的驱动子电路在衬底基板501上的正投影与第一发光元件的阳极在衬底基板501上的正投影交叠，而第二子像素5022中的驱动子电路在衬底基板501上的正投影与第二发光元件的阳极在衬底基板501上的正投影不交叠，则第二子像素5022的第二像素电路中的驱动晶体管的栅极处的电压比第一子像素5021的第一子像素电路中的驱动晶体管的栅极处的电压小，从而流过第二子像素5022的第二像素电路中的驱动晶体管的发光电流大于流过第一子像素5021的第一子像素电路中的驱动晶体管的发光电流，第二发光元件的亮度比第一发光元件的亮度高，造成第一子像素和第二子像素的亮度不一致。图12为图9所示的重复单元中的第一子像素的阳极电压和第二子像素的阳极电压的检测结果示意图。

若采用本公开实施例提供的像素电路作为第一子像素中的第一像素电路，第一像素电路中的第一补偿子电路(即图4所示的第一电容C1)可以对第二节点的电平进行补偿，以提高第一发光元件的亮度，使第一发光元件的亮度和第二发光元件的亮度一致。例如，第一像素电路中的第一电容C1的电容值的范围可以为1fF至8fF，但本公开不限于此，只要该第一电容C1能使第一子像素的第一像素电路中的第二节点和第二子像素的第二像素电路中的第二节点的电压相当即可，例如，使第一像素电路中的第二节点的电压和第二像素电路中的第二节点的电压相等即可。如图12所示，对图9所示的一个重复单元中的第一子像素5021和第二子像素5022进行模拟分析，根据模拟结果可知，第一子像素5021的阳极电压为0.8682伏特(V)，第二子像素5022的阳极电压为0.8682V，即第一子像素5021的阳极电压与第二子像素5022的阳极电压相等，第一子像素5021的亮度和第二子像素5022的亮度相同，从而提高了显示面板的亮度均匀性。

例如，第三子像素5023可以包括第三发光元件和第三像素电路，第三像素电路被配置为驱动第三发光元件发光。第四子像素5024可以包括第四发光元件和第四像素电路，第四像素电路被配置为驱动第四发光元件发光。第三像素电路和第四像素电路均可以与图10所示的第二像素电路相同。

例如，第一子像素5021和第二子像素5022均为绿色子像素，第三子像素5023为红色子像素，第四子像素5024为蓝色子像素。即第一发光元件和第二发光元件均被配置为发出绿光，第三发光元件被配置为发出红光，第四发光元件被配置为发出蓝光。

例如，第一子像素5021的发光元件的发光层在衬底基板110上的正投影与第二子像素5022的发光元件的发光层在衬底基板110上的正投影是连续的，也就是说，第一子像素的发光元件的发光层和第二子像素的发光元件的发光层可以由高精细金属掩模(FMM)板中的一个开孔制作，可以有效降低FMM的工艺难度。例如，第一子像素5021的发光元件的发光层和第二子像素5022的发光元件的发光层为一个整体，即第一子像素5021的发光元件的发光层和第二子像素5022的发光元件的发光层一体设置。对于第一子像素5021和第二子像素5022，一体设置的发光层与第一子像素5021的发光元件的第一发光电压施加电极交叠的部分可以表示为第一子像素5021的发光元件的发光层，一体设置的发光层与第二子像素5022的发光元件的第一发光电压施加电极交叠的部分可以表示为第二子像素5022的发光元件的发光层。

例如，显示面板500还包括像素界定层(未示出)，位于各个子像素的发光元件的第一发光电压施加电极远离衬底基板110的一侧且包括第一开口，第一开口暴露第一子像素5021的发光元件的第一发光电压施加电极和第二子像素5022的发光元件的第一发光电压施加电极的至少一部分，第一子像素5021的发光元件的发光层和第二子像素5022的发光元件的发光层的至少部分位于第一开口内并覆盖第一子像素5021的第一发光电压施加电极和第二子像素5022的第一发光电压施加电极的被暴露的部分，第一开口与第一子像素5021的第一发光电压施加电极交叠的部分区域为第一子像素5021的有效发光区，第一开口与第二子像素5022的第一发光电压施加电极交叠的部分区域为第二子像素5022的有效发光区。例如，像素界定层还包括第二开口，第二开口暴露第三子像素5023的发光元件的第一发光电压施加电极的一部分，第三子像素5023的发光元件的发光层的至少部分位于第二开口内并覆盖第三子像素5023的第一发光电压施加电极的被暴露的部分，第二开口与第三子像素5023的第一发光电压施加电极交叠的部分区域为第三子像素5023的有效发光区。像素界定层还包括第三开口，第三开口暴露第四子像素5024的发光元件的第一发光电压施加电极的一部分，第四子像素5024的发光元件的发光层的至少部分位于第三开口内并覆盖第四子像素5024的第一发光电压施加电极的被暴露的部分，第三开口与第四子像素5024的第一发光电压施加电极交叠的部分区域为第四子像素5024的有效发光区。

例如，在一些实施例中，显示面板上所有子像素的发光元件的第二发光电压施加电极均一体设置，也就是说，第二发光电压施加电极整层覆盖在整个衬底基板110上，即第二发光电压施加电极可以为一个面状电极。例如，对于第一子像素5021和第二子像素5022，面状的第二发光电压施加电极与第一子像素5021的发光元件的第一发光电压施加电极交叠的部分可以表示为第一子像素5021的发光元件的第二发光电压施加电极，面状的第二发光电压施加电极与第二子像素5022的发光元件的第一发光电压施加电极交叠的部分可以表示为第二子像素5022的发光元件的第二发光电压施加电极。第一子像素5021的发光元件的第二发光电压施加电极和第二子像素5022的发光元件的第二发光电压施加电极一体设置。

例如，如图9所示，在每个重复单元502中，第一子像素5021和第二子像素5022沿第一方向X排列，第三子像素5023和第四子像素5024沿第二方向Y排列，第一方向X和第二方向Y分别为在同一平面内(例如平行于衬底基板501的表面的平面)相互垂直的两个方向。

例如，在每个重复单元502内，第一子像素5021的中心和第二子像素5022的中心的连线为第一中心线，第三子像素5023的中心和第四子像素5024的中心的连线为第二中心线。第一中心线的长度短于第二中心线的长度。例如，第一中心线和第二中心线相互垂直平分，且第一中心线与第一方向X平行，第二中心线与第二方向Y平行。

例如，如图9所示，多个重复单元502沿第二方向Y排列以形成多个重复单元组，图9示出了两个重复单元组，且两个重复单元组分别为第P个重复单元组和第P+1个重复单元组，第P个重复单元组和第P+1个重复单元组为相邻的两个重复单元组，例如，P为大于等于1的正整数。多个重复单元组沿第一方向X排列。也就是说，多个重复单元502沿第一方向X和第二方向Y呈阵列排布。

例如，第P个重复单元组中的重复单元的第一子像素和第二子像素的中心的连线的延长线和第P+1个重复单元组中的重复单元的第一子像素和第二子像素的中心的连线的延长线不重合。例如，第P个重复单元组中的重复单元的第一子像素和第二子像素的中心的连线的延长线穿过第P+1个重复单元组中相邻两个重复单元之间的间隔的中心，类似地，第P+1个重复单元组中的重复单元的第一子像素和第二子像素的中心的连线的延长线穿过第P个重复单元组中相邻两个重复单元之间的间隔的中心。

图13为本公开一些实施例提供的一种显示面板上的重复单元的示意图。

例如，如图13所示，第一子像素5021的第一发光元件的第一发光电压施加电极包括第一驱动电极块De1和第一连接电极块Ce1，第一驱动电极块De1和第一连接电极块Ce1电连接。在每个重复单元502中，在第一方向X上，第一连接电极块Ce1位于第一驱动电极块De1的远离第二子像素5022的第二发光元件的一侧。

例如，第一连接电极块Ce1用于连接第一驱动电极块De1与第一子像素5021的第一像素电路。

例如，在一些实施例中，第一连接电极块Ce1和第一驱动电极块De1一体设置。需要说明的是，在另一些示例中，第一连接电极块Ce1和第一驱动电极块De1也可以分别单独设置，只要第一连接电极块Ce1和第一驱动电极块De1能够彼此电连接即可。

例如，如图13所示，第二子像素5022的第二发光元件的第一发光电压施加电极包括第二驱动电极块De2和第二连接电极块Ce2，第二驱动电极块De2和第二连接电极块Ce2电连接。在每个重复单元502中，在第一方向X上，第二连接电极块Ce2位于第二驱动电极块De2的远离第一子像素5021的第一发光元件的一侧。

例如，第二连接电极块Ce2用于连接第二驱动电极块De2与第二子像素5022的第二像素电路。

例如，在一些实施例中，第二连接电极块Ce2和第二驱动电极块De2一体设置。需要说明的是，在另一些示例中，第二连接电极块Ce2和第二驱动电极块De2也可以分别单独设置，只要第二连接电极块Ce2和第二驱动电极块De2能够彼此电连接即可。

例如，在第一方向X上，第一驱动电极块De1位于第一连接电极块Ce1和第二驱动电极块De2之间，第二驱动电极块De2位于第二连接电极块Ce2和第一驱动电极块De1之间。

例如，第一驱动电极块De1的中心和第二驱动电极块De2的中心之间的连线与第一方向X平行。

例如，第一驱动电极块De1的形状和第二驱动电极块De2的形状可以相同，第一驱动电极块De1在衬底基板110上的正投影的面积与第二驱动电极块De2在衬底基板110上的正投影的面积相同。第一连接电极块Ce1的形状和第二连接电极块Ce2的形状也可以相同，第一连接电极块Ce1在衬底基板110上的正投影的面积与第二连接电极块Ce2在衬底基板110上的正投影的面积相同。例如，第一驱动电极块De1的形状和第二驱动电极块De2的形状均可以为矩形、五边形或菱形等。第一连接电极块Ce1的形状和第二连接电极块Ce2的形状可以为规则形状，例如，矩形、菱形等；第一连接电极块Ce1的形状和第二连接电极块Ce2的形状也可以为不规则形状。

需要说明的是，在一些实施例中，第一驱动电极块De1的形状与第二驱动电极块De2的形状也可以为矩形或菱形等。第一驱动电极块De1的形状与第二驱动电极块De2的形状也可以不相同，本公开对此不作限制。

例如，在第二方向Y上，第一连接电极块Ce1的宽度小于第一驱动电极块De1的最大宽度，第二连接电极块Ce2的宽度小于第二驱动电极块De2的最大宽度。

例如，如图13所示，第三子像素5023的第三发光元件的第一发光电压施加电极包括第三驱动电极块De3和第三连接电极块Ce3，第三驱动电极块De3和第三连接电极块Ce3电连接。在每个重复单元502中，在第一方向X上，第三连接电极Ce3位于第三驱动电极块De3的远离第二子像素5022的第二连接电极块Ce2的一侧，在第二方向Y上，第三连接电极Ce3位于第三驱动电极块De3的靠近第四驱动电极块De4的一侧，也就是说，在图13所示的示例中，第三连接电极块Ce3位于第三驱动电极块De3的左下侧，即第三子像素5023的第三发光元件的第一发光电压施加电极的形状可以为Q字形。

例如，第三连接电极块Ce3用于连接第三驱动电极块De3与第三子像素5023的第三像素电路。

例如，在一些实施例中，第三驱动电极块De3和第三连接电极块Ce3一体设置。需要说明的是，在另一些示例中，第三驱动电极块De3和第三连接电极块Ce3也可以分别单独设置，只要第三驱动电极块De3和第三连接电极块Ce3能够彼此电连接即可。

例如，如图13所示，第四子像素5024的第四发光元件的第一发光电压施加电极包括第四驱动电极块De4和第四连接电极块Ce4，第四驱动电极块De4和第四连接电极块Ce4电连接。例如，如图13所示，在每个重复单元502中，在第一方向X上，第四连接电极Ce4位于第四驱动电极块De4的远离第二子像素5022的第二连接电极块Ce2的一侧，在第二方向Y上，第四连接电极Ce4位于第四驱动电极块De4的靠近第三驱动电极块De3的一侧，也就是说，在图13所示的示例中，第四连接电极块Ce4位于第四驱动电极块De4的右下侧，即第四子像素5024的第四发光元件的第一发光电压施加电极的形状可以为Q字镜像对称的形状。

例如，第四连接电极块Ce4用于连接第四驱动电极块De4与第四子像素5024的第四像素电路。

例如，在一些实施例中，第四连接电极块Ce4和第四驱动电极块De4一体设置。需要说明的是，在另一些示例中，第四连接电极块Ce4和第四驱动电极块De4也可以分别单独设置，只要第四连接电极块Ce4和第四驱动电极块De4能够彼此电连接即可。

例如，第三驱动电极块De3的中心和第四驱动电极块De4的中心之间的连线与第二方向Y平行。

例如，第三驱动电极块De3的形状和第四驱动电极块De4的形状可以相同，而第三驱动电极块De3在衬底基板110上的正投影的面积和第四驱动电极块De4在衬底基板110上的正投影的面积不相同。例如，第三驱动电极块De3的形状和第四驱动电极块De4的形状均为矩形、六边形或长椭圆形等。第三驱动电极块De3的面积小于第四驱动电极块De4的面积。

例如，第三连接电极块Ce3的形状和面积和第四连接电极块Ce4的形状和面积可以不相同。例如，第三连接电极块Ce3的形状和第四连接电极块Ce4的形状可以为规则形状，例如，矩形、菱形等；第三连接电极块Ce3的形状和第四连接电极块Ce4的形状也可以为不规则形状，例如，图13所示的示例中，第三连接电极块Ce3的形状和第四连接电极块Ce4的形状为不规则的六边形。

例如，在第一方向X上，第一连接电极块Ce1、第二连接电极块Ce2、第三连接电极块Ce3和第四连接电极块Ce4位于相邻两个重复单元组之间。例如，在一些实施例中，对于位于第P+1个重复单元组中的重复单元502，第一连接电极块Ce1、第三连接电极块Ce3和第四连接电极块Ce4位于第P+1个重复单元组和相邻下一个重复单元组(即第P+2个重复单元组)之间，第二连接电极块Ce2位于第P个重复单元组和第P+1个重复单元组之间。

例如，第一驱动电极块De1在衬底基板501上的正投影和第一像素电路的驱动晶体管的栅极在衬底基板501上的正投影至少部分重叠。第二驱动电极块De2在衬底基板501上的正投影和第二像素电路的驱动晶体管的栅极在衬底基板501上的正投影完全不重叠。第三驱动电极块De3在衬底基板501上的正投影和第三像素电路的驱动晶体管的栅极在衬底基板501上的正投影至少部分重叠。第四驱动电极块De4在衬底基板501上的正投影和第四像素电路的驱动晶体管的栅极在衬底基板501上的正投影至少部分重叠。

例如，在垂直于衬底基板501的表面的方向上，每个子像素的像素电路位于中间层和衬底基板501之间，每个子像素的发光元件位于中间层的远离衬底基板501的一侧，也就是说，第一像素电路、第二像素电路、第三像素电路和第四像素电路均位于中间层和衬底基板501之间，第一发光元件、第二发光元件、第三发光元件和第四发光元件均位于中间层的远离衬底基板501的一侧。

例如，中间层可以为一平坦绝缘层。在垂直于衬底基板501的表面的方向上，第一子像素5021的第一发光元件的第一发光电压施加电极设置在第一子像素5021的第一发光元件的发光层的靠近中间层的一侧，第一子像素5021的第一发光元件的第二发光电压施加电极设置在第一子像素5021的第一发光元件的发光层的远离中间层的一侧。第二子像素5022中的第二发光元件、第三子像素5023中的第三发光元件和第四子像素5024中的第四发光元件与第一发光元件的层结构相似，在此不再赘述。

例如，如图13所示，中间层包括第一过孔h1、第二过孔h2、第三过孔h3和第四过孔h4等。

例如，每个像素电路可以包括有源半导体层、栅极金属层和源漏极金属层，在垂直于衬底基板501的方向上，有源半导体层位于衬底基板501与栅极金属层之间，栅极金属层位于有源半导体层和所漏极金属层之间。

例如，在本公开中，每个子像素的像素电路中的各个晶体管(例如，驱动晶体管M1、发光控制晶体管M2、数据写入晶体管M3、阈值补偿晶体管M4、参考电压写入晶体管M5、第一复位晶体管M6、第二复位晶体管M7等)的有源层均位于有源半导体层内，每个子像素的像素电路中的各个晶体管的栅极均位于栅极金属层内，像素电路中的各个晶体管的源极和漏极均位于源漏极金属层内。各有源层可包括源极区域、漏极区域和源极区域和漏极区域之间的沟道区。例如，各晶体管的有源层一体设置。

例如，第一连接电极块Ce1延伸至第一过孔h1处且通过第一过孔h1与第一子像素5021的第一像素电路电连接，例如，第一连接电极块Ce1通过第一过孔h1与第一子像素5021的第一像素电路的发光控制晶体管的第二极电连接。例如，第一连接电极块Ce1通过第一过孔h1延伸到源漏极金属层，以与位于源漏极金属层的第一像素电路的发光控制晶体管的第二极电连接。

例如，第二连接电极块Ce2延伸至第二过孔h2处且通过第二过孔h2与第二子像素5022的第二像素电路电连接，例如，第二连接电极块Ce2通过第二过孔h2与第二子像素5022的第二像素电路的发光控制晶体管的第二极电连接。例如，第二连接电极块Ce2通过第二过孔h2延伸到源漏极金属层，以与位于源漏极金属层的第二像素电路的发光控制晶体管的第二极电连接。

例如，第三连接电极块Ce3延伸至第三过孔h3处且通过第三过孔h3与第三子像素5023的第三像素电路电连接。例如，第三连接电极块Ce3通过第三过孔h3与第三子像素5023的第三像素电路的发光控制晶体管的第二极电连接。例如，第三连接电极块Ce3通过第三过孔h3延伸到源漏极金属层，以与位于源漏极金属层的第三像素电路的发光控制晶体管的第二极电连接。

例如，第四连接电极块Ce4延伸至第四过孔h4处且通过第四过孔h4与第四子像素5024的第四像素电路电连接。例如，第四连接电极块Ce4通过第四过孔h4与第四子像素5024的第四像素电路的发光控制晶体管的第二极电连接。例如，第四连接电极块Ce4通过第四过孔h4延伸到源漏极金属层，以与位于源漏极金属层的第四像素电路的发光控制晶体管的第二极电连接。

需要说明的是，各个子像素的连接电极块可以覆盖并填充对应的过孔，例如，第一连接电极块Ce1覆盖并填充第一过孔h1，第二连接电极块Ce2覆盖并填充第二过孔h2，第三连接电极块Ce3覆盖并填充第三过孔h3，第四连接电极块Ce4覆盖并填充第四过孔h4，然而，为了示出各个过孔的位置，在图13中各个过孔位于对应的连接电极块上方。

例如，第一子像素5021的像素电路的驱动晶体管的栅极和第二子像素5022的像素电路的驱动晶体管的栅极沿第一方向X排布。

例如，在第一方向X上，第二驱动电极块De2位于第二子像素的像素电路的驱动晶体管的栅极靠近第一子像素的像素电路的驱动晶体管的栅极的一侧。例如，在第一方向X上，第二驱动电极块De2位于第一子像素的像素电路的驱动晶体管的栅极和第二子像素的像素电路的驱动晶体管的栅极之间。

例如，在第一方向X上，第二连接电极块Ce2位于第二驱动电极块De2的远离第一子像素5021的像素电路的驱动晶体管的栅极的一侧。例如，在第一方向X上，第二连接电极块Ce2位于第一子像素的像素电路的驱动晶体管的栅极和第二子像素的像素电路的驱动晶体管的栅极之间。

例如，在第一方向X上，第一连接电极块Ce1位于第一子像素5021的像素电路的驱动晶体管的栅极的远离第二子像素5022的像素电路的驱动晶体管的栅极的一侧。

例如，第一子像素的像素电路的驱动晶体管的栅极的中心和第一驱动电极块De1的中心之间的距离小于第二子像素的像素电路的驱动晶体管的栅极的中心和第二驱动电极块De2的中心之间的距离。

需要说明的是，在本公开中，“中心”可以表示元件的物理形状的几何中心。在对像素排列结构进行设计时，驱动晶体管的栅极、发光元件的阳极等元件一般会设计为规则的形状，比如，矩形、六边形、五边形、梯形或其他形状。在进行设计时，元件(例如，驱动晶体管的栅极或发光元件的阳极等)的中心可以是上述规则形状的几何中心。然而，在实际制造工艺中，所形成的驱动晶体管的栅极、发光元件的阳极等元件的形状一般会与上述设计的规则形状有一定的偏差。例如，上述规则的形状的各个角可能会变成圆角，因此，驱动晶体管的栅极、发光元件的阳极等元件的形状可以为圆角图形。此外，实际制造的驱动晶体管的栅极、发光元件的阳极等元件的形状还可能会与设计的形状有其他的变化。例如，设计为六边形的子像素的形状在实际制造中可能变成近似椭圆形。因此，驱动晶体管的栅极、发光元件的阳极等元件的中心也可能并非制作形成的子像素的不规则形状的严格的几何中心。在本公开的实施例中，元件的中心可以与元件的形状的几何中心有一定的偏移量。此外，“中心”也可以表示元件的重心。

例如，如图4所示，对于每个子像素的像素电路，参考电源端REF与参考电源线连接，第一复位电源端VINT与第一复位电源线连接。在一些实施例中，栅线G1和阈值补偿控制线G2可以为同一条信号线，第一复位控制信号线Rst1和第二复位控制信号线Rst2可以为同一条信号线，发光控制线EM和参考电压控制线CR可以为同一条信号线。

例如，在衬底基板上，栅线G1、阈值补偿控制线G2、参考电压控制线CR、第一复位控制信号线Rst1、第二复位控制信号线Rst2、发光控制线EM、参考电源线、第一复位电源线沿第一方向X排布，且均沿第二方向Y延伸。

例如，栅线G1、阈值补偿控制线G2、参考电压控制线CR、第一复位控制信号线Rst1、第二复位控制信号线Rst2、发光控制线EM、参考电源线、第一复位电源线大致平行。

例如，第一电源端VDD与第一电源线连接，第一电源线和数据线D彼此大致平行。例如，第一电源线和数据线D沿第二方向Y排布，且均沿第一方向X延伸。

需要说明的是，在本公开中，“延伸”表示各条信号线(例如，第一栅极信号线、第二栅极信号线、基准控制信号线、发光控制信号线、第一复位信号线、第二复位信号线、初始化信号线和基准电压信号线)大体上的走线方向，各条信号线在微观上可能并不是直线，而是呈波浪状沿第二方向Y延伸。

图14为本公开一些实施例提供的另一种显示面板的平面局部示意图。

例如，如图14所示，201至206可以为衬底基板110上各个子像素的像素电路所在区域。例如，在图14所示的示例中，在虚线圈出的重复单元502中，第一子像素5021的第一像素电路位于区域202，第二子像素5022的第二像素电路位于区域205，第三子像素5023的第三像素电路位于区域201，第四子像素5024的第四像素电路位于区域203。

例如，如图14所示，有源半导体层28设置在衬底基板501上，有源半导体28的在各个子像素的像素电路所在区域的部分的形状相同。也就是说，例如，有源半导体28位于区域202中的第一部分的形状和有源半导体28位于区域205中的第二部分的形状相同。

例如，如图14所示，与位于区域202中的第一像素电路电连接的信号线25和信号线26均沿第二方向Y延伸，且在垂直于衬底基板501的方向上，信号线25和信号线26与区域202中的第一像素电路至少部分交叠。与位于区域205中的第二像素电路电连接的信号线24和信号线27均沿第二方向Y延伸，且在垂直于衬底基板501的方向上，信号线24和信号线27与区域205中的第二像素电路至少部分交叠。

例如，信号线24、信号线25、信号线26和信号线27彼此大致平行。信号线24、信号线25、信号线26和信号线27沿第一方向X排布。

需要说明的是，在图14所示的示例中，与第一像素电路电连接的栅线G1和补偿控制线G2为同一条信号线25，与第一像素电路电连接的参考电压控制线CR和发光控制线EM为同一条信号线26，即图14所示的信号线25既作为与第一像素电路电连接的栅线G1，也复用为与第一像素电路电连接的补偿控制线G2，图14所示的信号线26既作为与第一像素电路电连接的参考电压控制线CR，又复用为与第一像素电路电连接的发光控制线EM。与第二像素电路电连接的栅线G1和补偿控制线G2为同一条信号线24，与第二像素电路电连接的参考电压控制线CR和发光控制线EM为同一条信号线27。即图14所示的信号线24既作为与第二像素电路电连接的栅线G1，也复用为与第二像素电路电连接的补偿控制线G2，图14所示的信号线27既作为与第二像素电路电连接的参考电压控制线CR，又复用为与第二像素电路电连接的发光控制线EM。例如，如图4、图6和图14所示，第一像素电路包括第一电容C1，在第一方向X上，第一电容C1的第一电极321位于信号线25和信号线26之间；第一电容C1的第一电极321在衬底基板501上的正投影与第一发光电压施加电极301在衬底基板501上的正投影至少部分重叠，例如，第一电容C1的第一电极321在衬底基板501上的正投影位于第一发光电压施加电极301在衬底基板501上的正投影内。例如，如图4和图14所示，第一像素电路还包括驱动晶体管M1、发光控制晶体管M2、数据写入晶体管M3和阈值补偿晶体管M4，驱动晶体管M1的第二极(例如，漏极)在衬底基板501上的正投影、发光控制晶体管M2的第一极(例如，源极)在衬底基板501上的正投影、阈值补偿晶体管M4的第一极(例如，源极)在衬底基板501上的正投影彼此至少部分重叠。

需要说明的是，图14中，矩形虚线圈示出的区域分别表示在衬底基板501上驱动晶体管M1的栅极对应的区域、发光控制晶体管M2的栅极对应的区域、数据写入晶体管M3的栅极对应的区域和阈值补偿晶体管M4的栅极对应的区域。例如，从图14中可以看出，驱动晶体管M1的栅极在衬底基板501上的正投影与第一子像素5021的发光元件的阳极在衬底基板501上的正投影至少部分重叠，发光控制晶体管M2的栅极在衬底基板501上的正投影与信号线26在衬底基板501上的正投影至少部分重叠，阈值补偿晶体管M4的栅极在衬底基板501上的正投影与信号线25在衬底基板501上的正投影至少部分重叠。例如，在垂直于衬底基板501的方向上，信号线26与有源半导体层28交叠的部分(图中与发光控制晶体管M2对应的矩形虚线框示出的部分)包括发光控制晶体管M2的栅极，信号线25与有源半导体层28交叠的部分(图中与阈值补偿晶体管M4对应的矩形虚线框示出的部分)包括阈值补偿晶体管M4的栅极。

例如，驱动晶体管M1的栅极(图14所示的电极块29)与信号线25和信号线26位于同一层。

例如，如图4、图6和图14所示，在第一像素电路包括第一电容C1、阈值补偿晶体管M4和发光控制晶体管M2的情况下，在第一方向X上，第一电容C1的第一电极321在衬底基板501上的正投影位于阈值补偿晶体管M4的栅极在衬底基板501上的正投影和发光控制晶体管M2的栅极在衬底基板501上的正投影之间。

例如，如图14所示，第一电容C1的第一电极321在衬底基板501上的正投影与阈值补偿晶体管M4的有源层和发光控制晶体管M2的有源层之间的部分有源半导体层28在衬底基板501上的正投影至少部分重叠。

例如，在一些示例中，驱动晶体管M1的第二极、发光控制晶体管M2的第一极、阈值补偿晶体管M4的第一极可以一体设置。

例如，第一电容C1的第一电极321在衬底基板501上的正投影和驱动晶体管M1的第二极在衬底基板501上的正投影至少部分重叠。例如，在一些实施例中，驱动晶体管M1的第二极在衬底基板501上的正投影位于第一电容C1的第一电极321在衬底基板501上的正投影之内。

例如，第一电容C1的第一电极321的形状可以为矩形，且矩形的长边例如可以与第一方向X大致平行。

例如，第一电容C1的第一电极321、驱动晶体管M1的第二极、发光控制晶体管M2的第一极、阈值补偿晶体管M4的第一极均电连接。在一些实施例中，用于形成第一电容C1的第一电极321的金属层直接形成在驱动晶体管M1的第二极上。在另一些实施例中，第一电容C1的第一电极321和驱动晶体管M1的第二极之间具有一绝缘层，第一电容C1的第一电极321通过绝缘层中的过孔与驱动晶体管M1的第二极电连接。

例如，在重复单元502中，第一子像素5021的像素电路的数据写入子电路、第三子像素5023的像素电路的数据写入子电路和第四子像素5024的像素电路的数据写入子电路均与例如第N行栅线电连接以接收扫描信号，而第二子像素5022的像素电路则与第N-1行栅线电连接以接收扫描信号。第N-1行栅线为与第N行栅线相邻的上一行栅线。N为大于1的正整数。例如，如图14所示，信号线24可以表示第N-1行栅线，信号线25可以表示第N行栅线，在第一方向X上，第N-1行栅线(即信号线24)位于信号线25的远离信号线26的一侧，且第N行栅线(即信号线25)在衬底基板501上的正投影与区域201、区域202、区域203均至少部分交叠，第N-1行栅线(即信号线24)在衬底基板501上的正投影与区域204、区域205、区域206均至少部分交叠。

例如，信号线26可以表示第N行参考电压控制线/发光控制线，信号线27可以表示第N-1行参考电压控制线/发光控制线，且第N行参考电压控制线/发光控制线(即信号线26)在衬底基板501上的正投影与区域201、区域202、区域203均至少部分交叠，第N-1行参考电压控制线/发光控制线(即信号线27)在衬底基板501上的正投影与区域204、区域205、区域206均至少部分交叠。

例如，显示面板500可以为有机发光二极管(OLED)显示面板等。

例如，显示面板500可以为矩形面板、圆形面板、椭圆形面板或多边形面板等。另外，显示面板500不仅可以为平面面板，也可以为曲面面板，甚至球面面板。

例如，显示面板500还可以具备触控功能，即显示面板500可以为触控显示面板。

例如，显示面板500可以应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件中。

对于本公开，还有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)为了清晰起见，在用于描述本发明的实施例的附图中，层或结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。