一种GaN器件及其制备方法

技术领域

本发明实施例涉及GaN射频器件技术领域，尤其涉及一种GaN器件及其制备方法。

背景技术

氮化镓(GaN)材料具有宽禁带宽度，高击穿电场，高热导率，高电子饱和速率以及更高的抗辐射能力，在高温、高频、抗辐射以及大功率半导体器件中有广泛的应用前景。GaN基高电子迁移率晶体管(HEMT)已广泛应用于微波通讯和电力电子转换等领域。

GaN HEMT器件的导通电阻是影响器件性能的关键指标，如GaN HEMT 器件的导通电阻大，在射频器件中体现为输出功率密度降低，在电力电子器件中体现为导通损耗增加从而影响电源转换效率，同时导通电阻大会导致器件发热量大，增加散热成本甚至影响器件可靠性。目前，主要通过优化外延材料的方法降低材料本身的沟道电阻，而目前材料本身的电阻已经达到了250Ω左右，很难再有很大的突破，在一定程度上不能有效地增加金属电极和GaN之间的接触面积，进而不能降低器件的导通电阻，并且制备工艺较为复杂。

发明内容

本发明实施例提供一种GaN器件及其制备方法，可以有效地增加金属电极和GaN之间的接触面积，有效降低器件的欧姆接触电阻，从而降低器件的导通电阻，并且制备工艺简单，实现成本较低。

第一方面，本发明实施例提供了一种GaN器件，该器件包括：

衬底以及依次层叠于所述衬底上的缓冲层、外延层和金属电极层，所述外延层包括依次层叠于所述衬底上的GaN层、AlN层和势垒层，所述金属电极层包括源漏金属层；

其中，所述源漏金属层包括朝向所述衬底一侧延伸至所述外延层内的凸起结构。

可选的，所述凸起结构包括多个第一子凸起。

可选的，所述凸起结构还包括位于所述多个第一子凸起远离所述衬底一侧的第二子凸起，所述第二子凸起与所述多个第一子凸起连接。

可选的，所述第一子凸起的高度小于所述势垒层的厚度。

可选的，所述第一子凸起的高度大于或等于所述势垒层的厚度小于所述势垒层和所述AlN层的厚度之和。

可选的，所述第一子凸起的高度大于或等于所述势垒层和所述AlN层的厚度之和，且小于或等于所述势垒层、所述AlN层和所述GaN层的厚度之和。

可选的，所述第一子凸起垂直于所述第一方向的截面形状为圆形，所述第一方向为所述衬底和所述缓冲层的层叠方向。

可选的，所述源漏金属层包括源极和漏极，所述源极的多个所述第一子凸起排列包括但不限于矩阵、圆形、矩形、Z字形、X形、对角线位于同一直线上的两个正方形或多个错位排列的行结构，所述漏极的多个所述第一子凸起排列包括但不限于矩阵、圆形、矩形、Z字形、X形、对角线位于同一直线上的两个正方形或多个错位排列的行结构。

第二方面，本发明实施例还提供了一种GaN器件，包括：

提供衬底；

在所述衬底上依次形成缓冲层、外延层和金属电极层，所述外延层包括依次层叠于所述衬底上的GaN层、AlN层和势垒层，所述金属电极层包括源漏金属层；

其中，所述源漏金属层包括朝向所述衬底一侧延伸至所述外延层内的多个凸起结构。

可选的，在所述衬底上依次形成缓冲层、外延层和金属电极层包括：

在所述衬底上依次形成缓冲层和外延层；

在所述外延层上形成层叠的第一硬质掩膜层和第二硬质掩膜层；

图形化所述第一硬质掩膜层和所述第二硬质掩膜层，并以图形化后的所述第一硬质掩膜层和所述第二硬质掩膜层为掩膜，图形化所述外延层，以在所述外延层上多个第一凹槽；

去除所述第一硬质掩膜层和所述第二硬质掩膜层；

在所述外延层远离所述衬底的一侧形成源漏金属层，源漏金属层填充所述第一凹槽；

形成所述金属电极层中的其他金属层。

可选的，在所述衬底上依次形成缓冲层、外延层和金属电极层包括：

在所述衬底上依次形成缓冲层和外延层；

图形化所述外延层，以在所述外延层上的形成多个第二凹槽；

在所述外延层远离所述衬底的一侧形成第一硬质掩膜层，所述第一硬质掩膜层填充所述多个第二凹槽；

在所述第一硬质掩膜层上形成第二硬质掩膜层；

图形化所述第二凹槽所在区域内的所述第一硬质掩膜层和所述第二硬质掩膜层，以在所述第二凹槽所述区域内的所述第一硬质掩膜层和所述第二硬质掩膜层中形成多个第三凹槽；

以图形化后的所述第一硬质掩膜层和所述第二硬质掩膜层为掩膜，在所述第二凹槽下的所述外延层中形成多个第四凹槽；

去除所述第一硬质掩膜层和第二硬质掩膜层；

在所述外延层远离所述衬底的一侧形成源漏金属层，源漏金属层填充所述第二凹槽和第四凹槽；

形成金属电极层中的其他金属层。

可选的，在所述衬底上依次形成缓冲层、外延层和金属电极层包括：

在所述衬底上依次形成缓冲层和外延层；

在所述外延层上形成金属薄膜，执行退火工艺；

采用外置掩膜板定义源极所在区域和漏极所在区域，露出源极所在区域和漏极所在区域中所述势垒层的上表面；

以所述源极所在区域和所述漏极所在区域中退火处理后的所述金属薄膜为掩膜，采用ICP工艺刻蚀所述势垒层，以在所述势垒层上形成多个第五凹槽；

去除外置掩膜板和所述金属薄膜；

在所述外延层远离所述衬底的一侧形成源漏金属层，源漏金属层填充所述第五凹槽；

形成所述金属电极层中的其他金属层。

可选的，在所述衬底上依次形成缓冲层、外延层和金属电极层包括：

在所述衬底上依次形成缓冲层和外延层；

采用ICP工艺刻蚀势垒层，以在所述势垒层上形成多个第六凹槽，以露出源极所在区域和漏极所在区域中所述势垒层的上表面；

在所述外延层上形成金属薄膜，执行退火工艺；

以所述源极所在区域和所述漏极所在区域中退火处理后的所述金属薄膜为掩膜，图形化所述第六凹槽下的所述外延层形成多个第七凹槽；

去除外置掩膜板和所述金属薄膜；

在所述外延层远离所述衬底的一侧形成源漏金属层，源漏金属层填充所述第六凹槽和第七凹槽；

形成所述金属电极层中的其他金属。

本发明实施例提供的GaN器件，包括衬底以及依次层叠于所述衬底上的缓冲层、外延层和金属电极层，外延层包括依次层叠于衬底上的GaN层、AlN层和势垒层，金属电极层包括源漏金属层，其中，源漏金属层包括朝向衬底一侧延伸至外延层内的凸起结构，将金属电极层中的源极和漏极都与外延层接触，形成欧姆接触电极的机理，并且在源极和漏极金属电极层设置朝向衬底一侧延伸至外延层内的凸起结构，增大金属电极层与外延层的接触面积，从而减小欧姆接触电阻，由于在GaN器件中，影响导通电阻的主要因素为欧姆接触电阻，当欧姆接触电阻减小时，导通电阻也会降低，通过源漏电极区域的刻蚀，实现了低温欧姆接触工艺，进而提高了GaN器件的整体可靠性。

附图说明

图1为本发明实施例提供的一种GaN器件的结构示意图；

图2为本发明实施例提供的一种凸起结构的示意图；

图3为本发明实施例提供的一种凸起结构的示意图；

图4为本实施例提供的又一种凸起结构的示意图；

图5为本实施例提供的又一种凸起结构的示意图；

图6a-6g为本实施例提供的一种源极金属层或漏极金属层的俯视图；

图7为本发明实施例提供的一种GaN器件的制备方法的流程示意图；

图8 为本发明实施例提供的一种在衬底上依次形成缓冲层、外延层和金属电极层的流程示意图；

图9a-9g为本发明实施例提供的一种在衬底上依次形成缓冲层、外延层和金属电极层的制备方法的过程示意图；

图10为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的流程示意图；

图11a-11g为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的制备方法的过程示意图；

图12为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的流程示意图；

图13a-13f为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的制备方法的过程示意图；

图14为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的流程示意图；

图15a-15g为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的制备方法的过程示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明具体实施例作进一步的详细描述。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。

另外还需要说明的是，为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种GaN 器件及其制备方法的具体实施方式、结构、特征及其功效，详细说明如后。

图1为本发明实施例提供的一种GaN器件的结构示意图。如图1所示，该器件包括：衬底10以及依次层叠于所述衬底10上的缓冲层11、外延层12和金属电极层13，外延层12包括依次层叠于衬底10上的GaN层14、AlN层15 和势垒层16，金属电极层13包括源漏金属层17，其中，源漏金属层17包括朝向衬底10一侧延伸至外延层12内的凸起结构18。

需要说明的是，GaN即氮化镓材料，是一种半导体材料，其具备宽禁带宽度、高击穿电场、高热导率、高电子饱和速率以及高的抗辐射能力。GaN基高电子迁移率晶体管(HEMT)可广泛应用于微波通讯和电子转换等领域，而GaN HEMT器件的导通电阻是影响器件性能的关键指标。当电子电力器件中，导通电阻大会导致器件发热量大，增加散热成本甚至影响器件的可靠性。一般的， GaN HEMT器件的导通电阻Ron可以通过如下公式粗略计算： Ron＝2Rc+Rsh*Lsd，其中，Ron为导通电阻，Rc为欧姆接触电阻，Rsh为沟道电阻，Lsd为沟道长度，在GaN功率器件中，影响导通电阻Ron的主要因素为沟道电阻Rsh，而在射频器件中，影响导通电阻Ron的主要因素为欧姆接触电阻Rc。

其中，位于外延层12最外层的势垒层16的材料可以为AlGaN、InGaN或 InAlN。为了提高GaN器件的性能，当势垒层16的材料为AlGaN时，AlGaN 层的厚度的取值范围为10nm-30nm，且其中Al的成分为0.15-0.30。当势垒层 16的材料为InGaN时，InGaN层的厚度的取值范围为10nm-30nm，且其中In 的成分为0.10-0.30，Ga的成分为0.70-0.90。当势垒层16的材料为InAlN时， InAlN层的厚度的取值范围为10nm-30nm，其中In的成分为0.10-0.20，Al的成分为0.80-0.90。另外，外延层12中AlN层15的厚度的取值范围为1nm-3nm，衬底10的材料为硅、碳化硅、GaN或蓝宝石。

需要说明的是，在本实施例中，为了降低GaN器件中的导通电阻，金属电极为欧姆接触电极，使金属电极层13中的源极171和漏极172与外延层12连接实现导通，其中，源极和漏极的金属电极可以为有金金属电极，也可以为无金金属电极。示例性的，当源极和漏极的金属电极层中的电极为有金金属电极时，则该电极层可以为Ti/Al/Ni/Au、Ti/Al/Ti/Au、Ta/Al/Au、Ti/Au、Ni/Au等，当源极和漏极的金属电极层中的电极为无金金属电极时，则该电极层可以为 Ti/Al/Ti/TiN、Ta/Al/Ta、Ti/Al/W、Ta/Si/Ti/Al/Ni/Ta、Ti/Al/Ni/Pt、Ti/Al、Ti/Al/TiN、 Ti/Al/Ti/W、Ti

具体的，在衬底10上以依次层叠设置缓冲层11、外延层12及金属电极层13，将金属电极层13中的源极171和漏极172都与外延层12接触，形成欧姆接触电极的机理，并且在源极171和漏极172电极层设置朝向衬底10一侧延伸至外延层12内的凸起结构18，增大金属电极层13与外延层12的接触面积，从而减小欧姆接触电阻，由于在GaN器件中，影响导通电阻的主要因素为欧姆接触电阻，当欧姆接触电阻减小时，导通电阻也会降低。

本实施例提供的GaN器件，包括衬底以及依次层叠于所述衬底上的缓冲层、外延层和金属电极层，外延层包括依次层叠于衬底上的GaN层、AlN层和势垒层，金属电极层包括源漏金属层，其中，源漏金属层包括朝向衬底一侧延伸至外延层内的凸起结构，将金属电极层中的源极和漏极都与外延层接触，形成欧姆接触电极的机理，并且在源极和漏极金属电极层设置朝向衬底一侧延伸至外延层内的凸起结构，增大金属电极层与外延层的接触面积，从而减小欧姆接触电阻，由于在GaN器件中，影响导通电阻的主要因素为欧姆接触电阻，当欧姆接触电阻减小时，导通电阻也会降低，通过源漏电极区域的刻蚀，实现了低温欧姆接触工艺，进而提高了GaN器件的整体可靠性。

可选的，图2为本发明实施例提供的一种凸起结构的示意图。如图2所示，凸起结构18包括多个第一子凸起181。

其中，为了更好地将金属电极层13与外延层12接触，凸起结构18中的第一子凸起181沿缓冲层和衬底方向延伸，用于源极171和漏极172电极与外延层12接触，以此实现增大金属电极层13与外延层12的接触面积。

可选的，继续参照图2，凸起结构18还包括位于多个第一子凸起181远离衬底一侧的第二子凸起182，第二子凸起182与多个第一子凸起181连接。

其中，在上述实施例的基础上，第二子凸起182可设置于位于源极171和漏极172区域，形成位于外延层12上方凸起的源极电极171和漏极电极172。

可选的，图3为本发明实施例提供的一种凸起结构的示意图。如图3所示，凸起结构的高度小于势垒层的厚度。

其中，外延层12包括从上往下层叠的势垒层16、AlN层15和GaN层14，为了实现降低GaN器件的导通电阻，需降低欧姆接触电阻，现将源极171和漏极172金属层与外延层12接触以形成欧姆接触电极机理。由此，当凸起结构 18中的第一子凸起181沿缓冲层11及衬底10方向延伸时，与外延层12中的任何一层接触即可。

具体的，当凸起结构沿缓冲层11及衬底10方向延伸时，第一子凸起181 接触外延层12中的势垒层16，可实现欧姆接触电极机理。为了避免由于外延层中三层不同材料的结构层之间互相影响，参照图2，需将第一子凸起181的高度h1小于势垒层16的厚度设置。

可选的，图4为本实施例提供的又一种凸起结构的示意图。如图4所示，第一子凸起181的高度h2大于或等于势垒层16的厚度小于势垒层16和AlN 层15的厚度之和。

类似的，第一子凸起181沿缓冲层11及衬底10方向延伸时，到达外延层 12中的AlN层15，参照图4，此时凸起结构18中第一子凸起181的高度h2大于或等于势垒层16的厚度小于势垒层16和AlN层15的厚度之和。

需要说明的是，图中第一子凸起181的高度h2仅示出了大于势垒层16的厚度小于势垒层16和AlN层15的厚度之和。

可选的，图5为本实施例提供的又一种凸起结构的示意图。如图5所示，第一子凸起181的高度h3大于或等于势垒层16和AlN层15的厚度之和，且小于或等于势垒层16、AlN层15和GaN层14的厚度之和。

类似的，凸起结构18中的第一子凸起181沿缓冲层11及衬底10方向延伸时，到达外延层12中的GaN层14，参照图5，此时第一子凸起181的高度h3 大于或等于势垒层16和AlN层15的厚度之和，且小于或等于势垒层16、AlN 层15和GaN层14的厚度之和。

由此设置，极大地增加了金属电极层13与外延层12的接触面积，以形成欧姆接触电极机理为基础，可以大幅降低欧姆接触电阻，从而降低GaN器件的导通电阻。

同样，图5仅示出了第一子凸起181的高度h3大于势垒层16和AlN层15 的厚度之和，且小于势垒层16、AlN层15和GaN层14的厚度之和。

可选的，第一子凸起垂直于第一方向的截面形状为圆形，第一方向为衬底和缓冲层的层叠方向。

其中，GaN器件中的源极和漏极电极作为第一子凸起位于外延层背离衬底一侧，沿第一方向将GaN器件分割，第一子凸起的截面形状为圆形。

需要说明的是，在其他一些实施例中，第一子凸起的形状还可以为除圆形之外的其他图形，此处不做限定。

可选的，图6a-图6g为本实施例提供的一种源极金属层或漏极金属层的俯视图。源漏金属层包括源极和漏极，如图6a-图6g所示，源极171区域的多个第一子凸起181排列可以为矩阵6a、圆形6b、矩形6c、Z字形6d、X形6e、对角线位于同一直线上的两个正方形6f或多个错位排列的行结构6g，漏极的多个所述第一子凸起排列也可以为矩阵、圆形、矩形、Z字形、X形、对角线位于同一直线上的两个正方形或多个错位排列的行结构。

需要说明的是，源极和漏极的第一凸起还可以呈其他图形排列，此处不作限定。

其中，位于源极或漏极金属层的凸起结构排列方式一致，此处以源极171 金属层为例进行说明。

具体的，参照图6，源漏金属层中朝向衬底一侧延伸至外延层内的凸起结构中的第一子凸起有多种排列方式。当至少一个第一子凸起181呈矩阵、圆形、矩形、Z字形、X形、对角线位于同一直线上的两个正方形或多个错位排列的行结构排列时，每个第一子凸起181呈现的大小可以是50-500nm，且每两个第一子凸起181间的间距保持在50-500nm之间。

图7为本发明实施例提供的一种GaN器件的制备方法的流程示意图。该方法适用于制备上述任一实施例中的GaN器件，如图7所示，该制备方法具体包括如下步骤：

S710、提供衬底。

其中，在提供一衬底后，采用超声清洗工艺清洗衬底以去除衬底表面的杂质。

具体的，采用超声清洗工艺，将衬底依次由丙酮超声清洗5分钟，再由异丙酮超声清洗10分钟，最后再用去离子水冲洗10分钟，待清洗完成后，利用氮气吹干，达到去除衬底表面杂质的目的。

需要说明的是，由于丙酮和异丙酮是脂肪类酮类具有代表性的化合物，可以溶解物质，且可以作为安全的熔接机，不会对人体健康带来伤害，也不会对工作场所的环境水平带来不良影响，因此可以作为超声清洗的溶液。

S720、在衬底上依次形成缓冲层、外延层和金属电极层，外延层包括依次层叠于衬底上的GaN层、AlN层和势垒层，金属电极层包括源漏金属层。

其中，源漏金属层包括朝向衬底一侧延伸至外延层内的多个凸起结构。

本实施例提供的技术方案，提供一衬底，在衬底上依次形成缓冲层、外延层和金属电极层，外延层包括依次层叠于衬底上的GaN层、AlN层和势垒层，金属电极层包括源漏金属层，其中，源漏金属层包括朝向衬底一侧延伸至外延层内的多个凸起结构，将金属电极层中的源极和漏极都与外延层接触，形成欧姆接触电极的机理，并且在源极和漏极金属电极层设置朝向衬底一侧延伸至外延层内的凸起结构，增大金属电极层与外延层的接触面积，从而减小欧姆接触电阻，由于在GaN器件中，影响导通电阻的主要因素为欧姆接触电阻，当欧姆接触电阻减小时，导通电阻也会降低，进而提高了GaN器件的整体可靠性。

图8为本发明实施例提供的一种在衬底上依次形成缓冲层、外延层和金属电极层的流程示意图。如图8所示，该方法具体包括如下步骤：

S810、在衬底上依次形成缓冲层和外延层。

S820、在外延层上形成层叠的第一硬质掩膜层和第二硬质掩膜层。

需要说明的是，在本实施例中，设置双层硬掩膜可以避免在图形化过程中对器件的侧壁产生影响。

具体的，在衬底上形成缓冲层及外延层后，将衬底、缓冲层及外延层作为整体结构置于等离子增强型化学气相沉积设备中，采用蒸镀法，在外延层表面镀上一层SiO

需要说明的是，等离子增强型化学气相沉积设备是在化学气相沉积中，激发气体，使其产生低温等离子体，增强反应物质的化学活性，从而进行外延的一种设备。

另外需要说明的是，在外延层表面镀的SiO

还需要说明的是，在形成第一硬质掩膜层和第二硬质掩膜层后，还需采用上述步骤中的超声清洗工艺对衬底、缓冲层、外延层、第一硬质掩膜层以及第二硬质掩膜层构成的整体结构清洗，以去除整体结构表面残留的有机物。

S830、图形化第一硬质掩膜层和第二硬质掩膜层，并以图形化后的第一硬质掩膜层和第二硬质掩膜层为掩膜，图形化外延层，以在外延层上形成多个第一凹槽。

具体的，在上述实施例的基础上，采用电子光刻技术对第一硬质掩膜层和第二硬质掩膜层图形化，以定义出GaN器件的源极和漏极区域的图形化图案。以图形化后的第一硬质掩膜层和第二硬质掩膜层作为掩膜，采用电子光刻技术对外延层图形化，使外延层位于源极区域和漏极区域形成多个第一凹槽。

S840、去除第一硬质掩膜层和第二硬质掩膜层。

其中，采用等离子体耦合刻蚀工艺及BOE刻蚀工艺将衬底、缓冲层、外延层、第一硬质掩膜层以及第二硬质掩膜层构成的整体结构刻蚀，以去除第一硬质掩膜层和第二硬质掩膜层。

具体的，将上述整体结构放入金属刻蚀液和BOE溶液中浸泡10分钟，紧接着再用去离子水冲洗10分钟，带清洗完成后，用氮气吹干。

S850、在外延层远离衬底的一侧形成源漏金属层，源漏金属层填充第一凹槽。

具体的，在去除掉第一硬质掩膜层和第二硬质掩膜层之后，形成包括衬底、缓冲层、外延层以及外延层位于源极区域和漏极区域形成的第一凹槽的整体结构，对该整体结构依次进行匀胶工艺、前烘工艺、光刻工艺、显影工艺以及后烘工艺，形成源极和漏极的图形化金属层，在此基础上，采用电子束蒸镀工艺在源极和漏极区域填充源极和漏极金属层，形成图形化的欧姆接触电极。

S860、形成金属电极层中的其他金属层。

需要说明的是，在其他一些实施例中，外延层位于金属电极层中的其他电极区域形成多个第一凹槽后，采用电子束蒸镀工艺在该区域填充相应的金属层，形成其他金属电极层。

示例性的，在位于外延层远离衬底的一侧形成栅极金属层。

下面对本发明提供的在衬底上依次形成缓冲层、外延层和金属电极层的制备方法进行具体说明。

参考图9a所示，在衬底10上依次形成缓冲层11和外延层12。

其中，外延层12包括势垒层16、AlN层15、GaN层14。

参考图9b-9c，在外延层12上形成层叠的第一硬质掩膜层和第二硬质掩膜层。

其中，采用蒸镀法，在外延层表面镀上一层SiO

在外延层12上沉积一层SiO

参考图9d-图9e，图形化第一硬质掩膜层和第二硬质掩膜层，并以图形化后的第一硬质掩膜层和第二硬质掩膜层为掩膜，图形化外延层，以在外延层上多个第一凹槽。

具体的，在图9c的基础上，参照图9d，对形成的第一硬质掩膜层和第二硬质掩膜层图形化。紧接着，参考图9e，以图形化后的第一硬质掩膜层和第二硬质掩膜层为掩膜，图形化外延层12，以在外延层12上形成多个第一凹槽21。

参照图9f，去除第一硬质掩膜层和第二硬质掩膜层。

参照图9g，在外延层12远离衬底10的一侧形成源漏金属层17，源漏金属层17填充第一凹槽21。

图10为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的流程示意图。如图10所示，该方法具体包括如下步骤：

S1010、在衬底上依次形成缓冲层和外延层。

S1020、图形化外延层，以在外延层上的形成多个第二凹槽。

其中，在外延层上形成多个第二凹槽之前，还包括：将衬底、缓冲层以及外延层构成的整体结构依次进行匀胶工艺、前烘工艺、光刻工艺、显影工艺以及后烘工艺，以定义在外延层上源极和漏极的欧姆接触区域。

具体的，采用等离子体耦合刻蚀工艺对刻蚀源极和漏极接触区域的势垒层，在外延层上形成多个第二凹槽。

S1030、在外延层远离衬底的一侧形成第一硬质掩膜层，第一硬质掩膜层填充多个第二凹槽。

其中，在形成多个第二凹槽后，将衬底、缓冲层、外延层以及在外延层上形成的多个第二凹槽构成以整体结构，采用超声清洗工艺对该整体结构依次经过丙酮清洗5分钟，再由异丙酮清洗10分钟，待清洗完成后，由去离子水冲洗 10分钟后用氮气吹干以去除该整体结构表面残留的有机物。

具体的，将上述整体结构置入等离子增强型化学气相沉积设备中，采用蒸镀法，在外延层表面镀上一层SiO

S1040、在第一硬质掩膜层上形成第二硬质掩膜层。

具体的，采用电子束蒸镀工艺在SiO

S1050、图形化第二凹槽所在区域内的第一硬质掩膜层和第二硬质掩膜层，以在第二凹槽区域内的第一硬质掩膜层和第二硬质掩膜层中形成多个第三凹槽。

具体的，在上述形成第二凹槽的基础上，采用电子束光刻技术刻蚀第二凹槽所在区域的第一硬质掩膜层和第二硬质掩膜层，形成在源极和漏极区域的第三凹槽的图案化图形。

S1060、以图形化后的第一硬质掩膜层和第二硬质掩膜层为掩膜，在第二凹槽下的外延层中形成多个第四凹槽。

具体的，在上述形成第二凹槽的基础上，采用等离子体耦合刻蚀工艺，在第二凹槽下的位于外延层中，形成多个第四凹槽，使第四凹槽位于部分AlN层和部分GaN层中。

S1070、去除双层硬质掩膜层。

需要说明的是，与上述实施例中去除掩膜层的方法相同，采用等离子体耦合刻蚀工艺及BOE刻蚀工艺将衬底、缓冲层、外延层、第一硬质掩膜层、第二硬质掩膜层、第二凹槽、第三凹槽以及第四凹槽构成的整体结构刻蚀，以去除第一硬质掩膜层和第二硬质掩膜层。

S1080、在外延层远离衬底的一侧形成源漏金属层，源漏金属层填充第二凹槽和第四凹槽。

S1090、形成金属电极层中的其他金属层。

下面对本发明提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的制备方法进行具体说明。

参照图9a，在衬底上依次形成缓冲层11和外延层12。

参照图11a，图形化外延层，以在外延层12上的形成多个第二凹槽22。

参考图11b，外延层12上沉积一层SiO

参考图11c，在外延层12上沉积一层SiO

具体的，采用电子束蒸镀工艺在SiO

参考图11d，图形化第二凹槽所在区域内的第一硬质掩膜层和第二硬质掩膜层，以在第二凹槽区域内的第一硬质掩膜层和第二硬质掩膜层中形成多个第三凹槽23。

参考图11e，以图形化后的第一硬质掩膜层和第二硬质掩膜层为掩膜，在第 二凹槽下的外延层12中形成多个第四凹槽24。

参考图11f，去除第一硬质掩膜层和第二硬质掩膜层。

参考图11g，在外延层远离衬底的一侧形成源漏金属层，源漏金属层填充 第二凹槽和第四凹槽。

图12为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的流程示意图。如图12所示，该方法具体包括如下步骤：

S1210、在衬底上依次形成缓冲层和外延层。

S1220、在外延层上形成金属薄膜，执行退火工艺。

其中，退火工艺是一种金属热处理工艺，将金属加热到一定温度，保持足够时间，然后以适宜速度冷却，可以降低硬度，减小结构变形和裂纹倾向。

具体的，将衬底、缓冲层以及外延层作为整体结构，采用电子束蒸镀工艺，在该整体结构表面蒸镀一层金属薄膜，该金属薄膜可以为Ni、Ti或Al金属。采用退火工艺，将镀上金属薄膜的整体结构在300-600℃范围内执行退火工艺，且执行时间在5-10分钟范围内效果最佳。

S1230、采用外置掩膜板定义源极所在区域和漏极所在区域，露出源极所在区域和漏极所在区域中势垒层的上表面。

其中，为了在保护原有结构的基础上更好地定义外延层上源漏极区域的位置，可又制作人员外部置入一层外置掩膜板。

S1240、以源极所在区域和所述漏极所在区域中退火处理后的金属薄膜为掩膜，采用ICP工艺刻蚀所述势垒层，以在势垒层上形成多个第五凹槽。

具体的，采用等离子体耦合刻蚀工艺(ICP)刻蚀上述源极和漏极区域在势垒层上的位置，在势垒层上形成多个第五凹槽。

需要说明的是，等离子体耦合刻蚀工艺在刻蚀势垒层时，刻蚀深度的取值范围为10nm-30nm。

S1250、去除外置掩膜板和金属薄膜。

具体的，将衬底、缓冲层、外延层以及第五凹槽作为整体结构，采用超声清洗工艺清洗该整体结构，具体采用丙酮清洗5分钟，再由异丙酮清洗10分钟，待清洗完成后，再由去离子水冲洗10分钟后用氮气吹干，以此去除该整体结构表面的外置掩膜板，最后再用金属剥离液浸泡去除该整体结构表面的金属薄膜。

S1260、在外延层远离衬底的一侧形成源漏金属层，源漏金属层填充第五凹槽。

其中，将衬底、缓冲层、外延层以及第五凹槽作为整体结构依次采用匀胶工艺、前烘工艺、光刻工艺、显影工艺以及后烘工艺，定义源极和漏极位于外延层上方以形成源漏金属层，采用电子束蒸镀工艺在第五凹槽中沉积源漏金属层，形成图形化的欧姆接触电极。

S1270、形成金属电极层中的其他金属层。

下面对本发明提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的制备方法进行具体说明。

继续参考图9a，在衬底上依次形成缓冲层和外延层。

参考图13a-图13b，在外延层12上形成金属薄膜25，执行退火工艺。

具体的，在外延层12表面蒸镀一层金属薄膜25，该金属薄膜25可以为Ni、Ti或Al金属。紧接着，参照图13b，采用退火工艺，将镀上金属薄膜的整体结构执行退火工艺。

参考图13c，采用外置掩膜板26定义源极所在区域和漏极所在区域，露出源极所在区域和漏极所在区域中势垒层16的上表面。

参考图13d，以源极171所在区域和所述漏极172所在区域中退火处理后的金属薄膜为掩膜，采用ICP工艺刻蚀势垒层，以在势垒层16上形成多个第五凹槽27。

参考图13e，去除外置掩膜板和金属薄膜。

参考图13f，在外延层远离衬底的一侧形成源漏金属层，源漏金属层填充第五凹槽27

图14为本发明实施例提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的流程示意图。如图14所示，该方法具体包括如下步骤：

S1410、在衬底上依次形成缓冲层和外延层。

S1420、采用ICP工艺刻蚀势垒层，以在势垒层上形成多个第六凹槽，以露出源极所在区域和漏极所在区域中势垒层的上表面。

其中，在势垒层上形成第六凹槽之前，将衬底、缓冲层以及外延层作为整体结构依次采用匀胶工艺、前烘工艺、光刻工艺、显影工艺以及后烘工艺，定义出源极和漏极区域在外延层的势垒层的上表面的位置。

采用等离子体耦合刻蚀(ICP)工艺刻蚀源极和漏极区域在势垒层的区域以此形成多个第六凹槽，此时，露出源极所在区域和漏极所在区域中势垒层的上表面。

S1430、在外延层上形成金属薄膜，执行退火工艺。

需要说明的是，该实施例中形成金属薄膜和退火工艺与上述实施例中采用的方法一样，此处不做赘述。

S1440、以源极所在区域和漏极所在区域中退火处理后的金属薄膜为掩膜，图形化第六凹槽下的外延层中形成多个第七凹槽。

具体的，将衬底、缓冲层、外延层、第五凹槽以及退火后的金属掩膜为整体结构，采用匀胶工艺、前烘工艺、光刻工艺、显影工艺以及后烘工艺，定义源极和漏极区域在外延层的势垒层的上表面。采用ICP刻蚀工艺刻蚀势垒层中多个第六凹槽中源极和漏极区域，在多个第六凹槽下沿缓冲层及衬底的延伸方向形成多个第七凹槽。

需要说明的是，采用IPC刻蚀工艺刻蚀一形成多个第七凹槽时，刻蚀深度的取值范围为10nm-30nm。

S1450、去除外置掩膜板和金属薄膜。

需要说明的是，在本实施例中，去除外置掩膜板和金属薄膜的工艺与上述实施例中的工艺相同，此处不做赘述。

S1460、在外延层远离所述衬底的一侧形成源漏金属层，源漏金属层填充第六凹槽和第七凹槽。

需要说明的是，在第六凹槽和第七凹槽中沉积源漏极金属层的工艺与上述实施例中填充第五凹槽的工艺相同，此处不做赘述。

S1470、形成金属电极层中的其他金属层。

下面对本发明提供的又一种在衬底上依次形成缓冲层、外延层和金属电极层的制备方法进行具体说明。

继续参考图9a，在衬底上依次形成缓冲层和外延层。

参考图15a，采用ICP工艺刻蚀势垒层，以在势垒层上形成多个第六凹槽 28，以露出源极171所在区域和漏极172所在区域中势垒层16的上表面。

参考图15b-15c，在外延层上形成金属薄膜25，执行退火工艺。

需要说明的是，在本实施例中，形成金属薄膜和执行退火工艺的具体方法与上述实施例相同，此处不做赘述。

参考图15d-15e，以源极所在区域和漏极所在区域中退火处理后的金属薄膜为掩膜，图形化第六凹槽下的外延层12中形成多个第七凹槽29。

参考图15f，去除外置掩膜板和金属薄膜。

参考图15g，在外延层12远离衬底10的一侧形成源漏金属层30，源漏金属层填充第六凹槽28和第七凹槽29。

本发明实施例提供的技术方案，通过电子束光刻工艺和金属退火工艺在外延层中刻蚀形成图形化，使位于外延层上方的金属电极层的凸起结构沿缓冲层和衬底的延伸方向接触外延层中的其中任一层，以此形成欧姆接触电极机理，有效的增加了金属电极层与外延层的接触面积，减小欧姆接触电阻，从而降低器件的导通电阻，提高了器件的整体性能。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。