一种宇航级集成电路总剂量屏蔽方法及抗辐照加固效果验证方法

技术领域

本发明涉及集成电路技术领域，具体涉及一种宇航级集成电路总剂量屏蔽方法及抗辐照加固效果验证方法。

背景技术

随着卫星技术的发展，在不断提高卫星性能的同时，其工作寿命长达数月数年，中小规模的集成电路开始用于星载电子设备，总剂量效应显示出对卫星的危害加大，引起对卫星加固工作有所重视。总剂量效应是由于辐照粒子与宇航级集成电路芯片材料相互作用而导致的电学性能的退化。运行在空间的各类人造卫星、航天器会受到地球带电粒子、太阳宇宙射线等各种辐射，并造成不同程度的损伤。

当今，卫星已商业化，在世界上已形成了一种产业，国际竞争非常激烈。从适应我国国防建设，国民经济和社会发展之需要，用户对卫星性能要求越来越高，即要求卫星提供高的有效载荷比(卫星有效载荷重量与卫星总重量之比)，又要求卫星在轨自主能力强、精度高、动态性能好。在卫星设计中，需要采用大规模集成电路和星载计算机，以达到长寿命、高可靠、高性能设计要求。但它们的缺陷之一是对辐射敏感，抗辐射能力差。

为提高卫星等航天器的抗辐射能力，当今世界上许多国家都在致力于抗核加固技术的研究。微电子器件的抗辐射加固技术是辐射环境下电子系统或装置可靠工作的保障。对电子元器件抗辐射加固技术的研究从材料的选择到器件内部的元件结构、制作工艺、电路设计以及屏蔽封装等一系列加固技术。

采用有效的材料屏蔽空间辐射，避免芯片受到辐射影响，具有低成本、制作工艺简单实用、通用性高的特点，研究具有高效抗辐射能力，轻量化的结构和方法是未来抗辐射加固技术的发展方向之一。

发明内容

本发明的目的在于提供一种宇航级集成电路总剂量屏蔽方法及抗辐照加固效果验证方法，通过本发明方法能够优化屏蔽效果，达到宇航级器件要求。

为实现上述目的，本发明所采用的技术方案如下：

一种宇航级集成电路总剂量屏蔽方法，该方法包括如下步骤：

(1)组装工艺设计：针对集成电路芯片抗辐照加固设计中最核心的耐受温度，对芯片选型、粘片、键合和密封工艺进行设计，使集成电路组装过程中能够耐受 300℃温度；

(2)封装外壳设计：从封装外壳结构和外形尺寸进行总剂量屏蔽设计。

上述步骤(1)组装工艺设计包括如下步骤(1a)-(1d)：

(1a)芯片选择：对所使用的芯片进行耐温测试：首先对裸芯片进行晶圆测试，通过测试后，说明晶圆上的裸芯片电性能是良好的；然后，对晶圆进行高温烘焙，高温烘焙的条件是300℃烘焙1小时；高温烘焙之后，再对晶圆进行电性能测试，如果电性能良好，则可以选择该芯片，否则必须更换芯片；

(1b)粘片工艺：芯片与外壳焊接时应选择高温合金为焊接材料进行焊接，或者选择耐受温度在300℃以上的高温胶以粘合方式焊接芯片；所述焊接中选择的高温合金为铅铟银合金片、铅锡银合金片、金硅合金片或金锗合金片，焊接时不宜选择温度较低的金锡合金片或锡铅焊料等。

(1c)键合工艺：键合时选用铝丝作为键合丝(优选丝径32μm的Al-Si丝)；

(1d)密封工艺：选择平行缝焊密封工艺完成盖板和管壳之间的密封。

上述步骤(2)封装外壳设计过程中，采用引脚从外壳侧面四周引出的扁平化结构，以便于尽可能的提高外壳的面积和高度比，同时在外壳的上部及下部均设置屏蔽层，以达到最大的屏蔽效果；扁平化结构设计，可以增加屏蔽材料与外壳之间的附着力，使其在应力、温度等环境中提高屏蔽结构的整体可靠性。

上述步骤(2)封装外壳设计过程中，外壳上下表面的屏蔽层距离外壳最外框有1-2mm的工艺边界；外壳的上部屏蔽层和下部屏蔽层距离芯片平面距离不超过 1mm；所述屏蔽层可以设置于外壳的上下表面，或者，上屏蔽层可内嵌于腔体内，下屏蔽层可内嵌于壳体背面，即壳体背面预留下屏蔽层的安装凹槽；只要保证上、下屏蔽层分别覆盖在芯片上下表面即可；上下屏蔽层的面积均应大于芯片面积，屏蔽层每边边长至少较芯片边长大0.5mm以上，在保证附着强度的前提下，不破坏封装结构强度。

所述屏蔽层是由内侧的二次电离吸收层和外侧的主屏蔽层形成的双层复合结构；在GEO轨道造成总剂量效应的空间辐射源主要是质子和电子，主屏蔽层用来直接阻挡质子和电子，二次电离吸收层用于吸收质子和电子作用在主屏蔽层以后产生的二次电离。

所述主屏蔽层的材料为高原子序数的金属或非金属材料，优选纳米氧化铋、纳米钨、纳米钽或纳米铅等金属；主屏蔽层的厚度为0.2-0.4mm(优选0.3mm)，主屏蔽层中掺杂0.5～2wt.％的镧系稀土元素；所述二次电离吸收层的材料为低原子序数的金属，优选铝；二次电离吸收层的厚度为0.1-0.3mm(优选0.15mm)。

所述屏蔽层采用焊接、粘接、冷喷涂或原子沉积工艺制备于外壳上，工艺温度应控制在350℃以内。

对所述的宇航级集成电路总剂量屏蔽方法设计的集成电路进行的抗辐照加固效果验证方法，其特征在于：对屏蔽加固后的集成电路进行可靠性试验和抗辐照试验，具体过程如下：

(A)可靠性验证：检验屏蔽层与外壳之间的结合稳定性，包括温度循环试验、恒定加速度试验和外观检查；所述温度循环试验中，试验条件为：循环温度区间为 -65～150℃或-55～125℃，循环次数200次，试验后涂层无脱落则合格；所述恒定加速度试验是在10000g或5000g加速度条件下涂层无脱落则合格；所述外观检察是用50倍以上显微镜观察屏蔽层，如无脱落、裂纹、损伤出现则为合格。

(B)抗辐照试验：对芯片的电源引脚施加高电平，接地引脚施加低电平，输入引脚施加输入信号，输出引脚悬空，然后用电流表监控电源电流的变化情况；通过对比加固设计方案和原有芯片受到辐射后漏电流增加到同一水平时，两者接收辐射总剂量的差值，即是加固设计方案提高的抗辐射数值。

本有益效果如下：

本发明通过对集成电路进行组装工艺设计和封装外壳设计，并对屏蔽加固后的电路进行可靠性试验和抗辐照试验，有效提高了器件抗辐照屏蔽性能。

附图说明

图1为本发明宇航级集成电路总剂量屏蔽方法及抗辐照加固效果验证方法流程图。

图2为集成电路外壳结构图。

图3为本发明集成电路外壳上屏蔽层结构图。

图4为实施例1中QFP(四侧引脚扁平外壳)集成电路。

图5为实施例2中DIP(双列直插)集成电路。

图6为实施例1中进行加固设计后与并进行加固设计的接收辐射总剂量对比。

具体实施方式

为了进一步理解本发明，以下结合实例对本发明进行描述，但实例仅为对本发明的特点和优点做进一步阐述，而不是对本发明权利要求的限制。

本发明首先提供一种宇航级集成电路总剂量屏蔽方法及屏蔽效果验证方法，具体流程如图1所示。宇航级集成电路总剂量屏蔽方法的过程为：首先进行集成电路组装工艺设计：针对芯片加固设计中最核心的耐受温度，开展芯片选型和粘片、键合、密封工艺设计；然后进行封装外壳设计：从封装外壳结构和外形尺寸进行总剂量屏蔽设计。

针对加固设计中最核心的耐受温度，开展芯片选型和粘片、键合、密封工艺设计。因为在后续的屏蔽层制备时，不可避免的需要施加一定的工艺温度，一般会达到300℃以上，因此，需要在设计组装工艺时，选择可以耐受300℃温度的工艺。具体如下：

(1)芯片选型，对所使用的芯片进行耐温测试。首先对裸芯片进行晶圆测试，通过测试后，说明晶圆上的裸芯片电性能是良好的。然后，对晶圆进行高温烘焙，高温烘焙的条件是300℃，1小时。高温烘焙之后，再对晶圆进行电性能测试，如果电性能良好，则可以选择该芯片。否则，必须更换芯片。

(2)粘片工艺，芯片与外壳的焊接应选择高温合金，优选的是铅铟银合金片、铅锡银合金片、金硅合金片、金锗合金片，或者耐受温度在300℃以上的高温胶，不易选择温度较低的金锡合金片、锡铅焊料等。

(3)键合工艺，考虑到芯片PAD点上的镀层材料是铝，为了避免高温环境下金铝效应降低键合可靠性，应选用铝丝作为键合丝，优选的是32μm的Al-Si丝。

(4)密封工艺，优选的是平行缝焊密封工艺，完成盖板和管壳之间的密封，不易选择金锡合金烧结密封工艺。

所述的外壳设计，包括：外壳结构和外形尺寸。一方面是采用引脚从侧面四周引出的扁平化结构，以便于尽可能的提高外壳的面积和高度比，在外壳上下两个面增加屏蔽材料后，达到最大的屏蔽效果。另一方面，扁平化的设计方案，可以增加屏蔽材料与外壳之间的附着力，在应力、温度等环境中提高屏蔽结构的整体可靠性。具体如下：

(1)外壳形式优选的是引脚从侧面引出，例如QFP(四侧引脚扁平外壳)，如图2。

(2)外壳上下表面均具有屏蔽层(图3)，屏蔽层距离外壳最外框有1-2mm的工艺边界，如果没有工艺边界，涂层与外壳边缘结合性较差。

上、下屏蔽层距离芯片平面距离不超过1mm。上、下屏蔽层应尽可能近的贴近芯片，避免受到低入射角的射线的辐射影响。上屏蔽层可内嵌于腔体内，下屏蔽层可内嵌于壳体背面，即壳体背面预留安装凹槽。

上、下屏蔽层需覆盖芯片上下表面，其面积应大于芯片面积，每边边长至少较芯片边长大0.5mm以上，在保证附着强度的前提下，不破坏封装结构强度。

屏蔽层为双层结构，包括是主屏蔽层和二次电离吸收层。在GEO轨道造成总剂量效应的空间辐射源主要是质子和电子，主屏蔽层用来直接阻挡质子和电子，二次电离吸收层用于吸收质子和电子作用在主屏蔽层以后产生的二次电离。

(3)主屏蔽层的材料优选高原子序数的金属或非金属材料，优选的是纳米氧化铋，氧化铋本身物理、化学性质稳定，且是一种环保材料，对人体无害。同时，氧化铋与外壳之间较容易结合，界面结合力较高。此外，也可以选择纳米钨、纳米钽、纳米铅等金属。

主屏蔽层的厚度为0.2-0.4mm，优选的是0.3mm。

主屏蔽层中掺杂0.5％～2％质量占比的镧系稀土元素。

(4)二次电离吸收层的材料优选低原子序数的金属，铝。

二次电离吸收层的厚度为0.1—0.3mm，优选的是0.15mm。

(5)屏蔽层的安装可采用焊接、粘接、冷喷涂、原子沉积等方法，其工艺温度应控制在350℃以内。

对屏蔽加固后的电路进行可靠性试验和抗辐照试验，具体如下：

(1)可靠性验证，主要是检验屏蔽层与外壳之间的结合稳定性，包括温度循环试验(试验条件优选的是-65℃～150℃，200次，涂层无脱落，也可以选择 -55℃～125℃等温度范围)、恒定加速度试验(10000g加速度涂层无脱落，也可以选择5000g)、外观检查(用50倍以上显微镜观察屏蔽层，无脱落、裂纹、损伤出现)。

(2)抗辐照试验，主要是验证元器件的总剂量加固设计方案对芯片起到的保护作用是否满足设计需要。

抗辐照试验过程中，对芯片的电源引脚施加高电平，接地引脚施加低电平，输入引脚施加输入信号，输出引脚悬空，用电流表监控电源电流的变化情况。通过对比加固设计方案和原有芯片受到辐射后漏电流增加到同一水平时，两者接收辐射总剂量的差值，即是加固设计方案提高的抗辐射数值。

(3)若可靠性试验和抗辐照试验不满足需求，则需要对外壳结构和外形尺寸进行优化设计，之后再进行可靠性试验和抗辐照试验，直到达到理想的效果。

实施例1：

一种QFP(四侧引脚扁平外壳)集成电路(图4)，分别采用纳米Al和纳米Ta 的加固设计方案，屏蔽层厚度0.5mm，二次电离吸收层厚度0.2mm的Al。

在可靠性试验中发现Ta涂层由于厚度过厚，而常发生脱落现象，因此优化方案，屏蔽层厚度0.2mm的Ta，二次电离吸收层厚度0.15mm的Al。

对屏蔽加固后的电路进行可靠性试验和抗辐照试验，温度循环-65℃～150℃，200次无脱落，恒定加速度试验10000g无脱落，采用1MeV电子加速度器完成辐射试验，结果表明涂层提高了电子总剂量指标30K krad(Si)，如图6。

实施例2：

一种DIP(双列直插)集成电路(图5)，分别采用纳米Al和纳米Cu的加固设计方案，屏蔽层厚度0.5mm，二次电离吸收层厚度0.2mm的Al。

对屏蔽加固后的电路进行可靠性试验和抗辐照试验，温度循环-65℃～150℃，200次无脱落，恒定加速度试验10000g无脱落，采用1MeV电子加速度器完成辐射试验，结果表明涂层提高了电子总剂量指标20K krad(Si)。

实施例3：

一种DIP(双列直插)集成电路，分别采用纳米Al和纳米Ta的加固设计方案，将纳米Al和纳米Ta混合在一起共同形成了屏蔽层和二次电离吸收层，总厚度 0.35mm。

对屏蔽加固后的电路进行可靠性试验和抗辐照试验，温度循环-65℃～150℃，200次无脱落，恒定加速度试验10000g无脱落，采用1MeV电子加速度器完成辐射试验，结果表明涂层提高了电子总剂量指标30K krad(Si)。