显示装置

技术领域

本发明的实施例涉及一种显示装置。

背景技术

近来，对信息显示的关心日益增加。因此，对显示装置的研究开发正在持续进行。

发明内容

本发明所要解决的技术问题是提供一种能够缩小非显示区域并改善画质的显示装置。

本发明的所要解决的技术问题不限于上述技术问题，本领域技术人员通过以下记载将清楚地理解未提及的其他技术问题。

根据本发明的一实施例的显示装置可以包括：像素，包括沿第一方向依次布置的第一像素及第二像素，并且所述第一像素及所述第二像素分别包括包含第一电极、第二电极及发光元件的子像素；驱动电路，包括布置于所述像素之间的驱动元件；像素布线，连接于所述像素；以及驱动布线，连接于所述驱动元件。所述驱动布线包括第一驱动布线，所述第一驱动布线布置于所述第一像素与所述第二像素之间的区域，并且在所述第一像素与所述第二像素之间的区域中沿与所述第一方向交叉的第二方向延伸，包括在所述第一像素的子像素的第一电极与包括在所述第二像素的子像素的第一电极在所述第一方向上以所述第一驱动布线的宽度以上的距离彼此隔开，并且不与所述第一驱动布线重叠。

在一实施例中，所述子像素的第一电极可以分别独立地连接于各个所述子像素的像素电路。

在一实施例中，所述子像素的第一电极可以在各个像素区域中沿所述第一方向延伸。

在一实施例中，所述子像素的第二电极可以以与各个所述子像素的第一电极相面对的方式沿所述第一方向延伸，并且共同连接于像素电源线。

在一实施例中，在所述第一方向上彼此邻近的子像素的第二电极可以集成为一个一体型电极。

在一实施例中，所述驱动布线可以包括第二驱动布线，所述第二驱动布线布置于所述第一驱动布线的周边，经过所述第一像素与所述第二像素之间的区域，并且在所述第一像素与所述第二像素之间的区域中沿所述第二方向延伸。

在一实施例中，所述第一像素的子像素及所述第二像素的子像素中的在所述第一方向上依次布置的子像素的第一电极可以在所述第一方向上将所述第一驱动布线及所述第二驱动布线置于之间而彼此隔开，并且不与所述第一驱动布线及所述第二驱动布线重叠。

在一实施例中，所述第一驱动布线及所述第二驱动布线中的每一条可以形成为包括沿所述第一方向延伸的第一子布线及沿所述第二方向延伸的第二子布线的网格型布线。

在一实施例中，所述驱动电路可以包括位于所述第一像素及所述第二像素的周边的第一驱动元件及第二驱动元件。

在一实施例中，所述第一驱动布线可以电连接于所述第一驱动元件，所述第二驱动布线电连接于所述第二驱动元件。

在一实施例中，所述像素布线可以包括所述像素的扫描线及数据线。所述驱动电路可以包括扫描驱动部，所述扫描驱动部包括连接于所述扫描线的级电路。

在一实施例中，所述驱动元件可以包括构成所述级电路的晶体管及电容器，并且分布于所述像素之间的区域。

在一实施例中，所述驱动布线可以包括所述扫描驱动部的输入信号线及电源线。

在一实施例中，所述驱动布线中的每一条可以布置于在所述第一方向上彼此邻近的至少两个像素之间的区域以及在所述第二方向上彼此邻近的至少两个像素之间的区域中的至少一个区域。

在一实施例中，还可以包括：连接布线，连接于所述驱动元件中的至少两个驱动元件之间。

在一实施例中，所述连接布线可以经过在所述第一方向上彼此邻近的至少两个像素之间的区域，并沿所述第二方向延伸。

在一实施例中，布置于所述连接布线的周边的像素的第一电极可以不与所述连接布线重叠。

在一实施例中，所述驱动元件中的每一个可以布置于在所述第二方向上彼此邻近的至少两个像素之间。

在一实施例中，所述子像素中的每一个的第一电极及第二电极可以沿所述第一方向延伸，并沿所述第二方向彼此隔开。所述子像素中的每一个的发光元件可以包括电连接于所述第一电极的第一端部以及电连接于所述第二电极的第二端部。

根据本发明的一实施例的显示装置可以包括：像素，包括分别包含第一电极、第二电极及布置于所述第一电极与所述第二电极之间的发光元件的子像素；扫描线，连接于所述像素；扫描驱动部，包括布置于所述像素之间的驱动元件，并且向所述扫描线输出扫描信号；以及驱动布线，连接于所述驱动元件。所述驱动布线可以包括第一驱动布线，所述第一驱动布线经过在第一方向上邻近的两个像素之间的区域并沿与所述第一方向交叉的第二方向延伸。在所述第一方向上邻近的两个像素的第一电极可以在所述第一方向上以所述第一驱动布线的宽度以上的距离彼此隔开，并且不与所述第一驱动布线重叠。

其他实施例的具体事项包括于详细的说明以及附图。

根据本发明的实施例，可以在像素之间布置驱动电路的驱动元件。据此，可以节俭显示装置的制造成本，并且可以缩小非显示区域。

并且，根据本发明的实施例，通过以使像素的第一电极不与驱动电路的布线交叉的方式布置像素的第一电极，可以缩小或防止在像素的第一电极与驱动电路的布线之间形成的寄生电容，并且可以减小或防止形成于像素的寄生电容的偏差。据此，可以减小或防止像素的特性偏差，并且可以改善显示装置的画质。

根据实施例的效果并不局限于以上举例示出的内容，更加多样的效果包括在本说明书中。

附图说明

图1是示出根据本发明的一实施例的发光元件的立体图。

图2是示出根据本发明的一实施例的发光元件的剖视图。

图3及图4分别是示出根据本发明的一实施例的显示装置的平面图。

图5是示出根据本发明的一实施例的平铺显示装置的平面图。

图6及图7分别为示出根据本发明的一实施例的子像素的电路图。

图8至图11是分别示出根据本发明的一实施例的栅极驱动部的布置结构的平面图。

图12是示出根据本发明的一实施例的第i级电路的框图。

图13是示出根据本发明的一实施例的第i级电路的电路图。

图14是示出根据本发明的一实施例的显示装置的显示区域的平面图。

图15及图16是分别示出根据本发明的一实施例的显示装置的显示区域的剖视图。

图17是示出根据本发明的一实施例的显示装置的显示区域的平面图。

图18是示出根据本发明的一实施例的显示装置的显示区域的剖视图。

具体实施方式

本发明可以进行多样的变更且可以具有多种形态，将在附图中示出特定实施例，并在本文中进行详细说明。在以下的说明中，只要在上下文中没有明确表示单数的表述仅包括单数，则单数的表述也包括复数的表述。

另外，本发明并不局限于以下公开的实施例，可以变更为多种形态来实施。并且，以下公开的各个实施例可以单独实施，或者可以与至少一个其他实施例结合而以组合方式实施。

为了明确地示出本发明，附图中可以省略与本发明的特征不直接相关的一部分构成要素。在整个附图中，针对相同或相似的构成要素，即使在不同的附图中示出，也尽可能赋予相同的附图标记及符号，并省略重复的说明。

在说明本发明的实施例时，术语“连接”可以概括地表示物理和/或电连接。并且，这可以概括地表示直接连接及间接连接，并且可以概括地表示一体型连接或非一体型连接。

图1是示出根据本发明的一实施例的发光元件LD的立体图。图2是示出根据本发明的一实施例的发光元件LD的剖视图。例如，图1示出可以用作根据本发明的一实施例的显示装置的光源的发光元件LD的一例，图2示出关于对应于图1的Ⅰ～Ⅰ'线的发光元件LD的截面的一例。

参照图1及图2，发光元件LD可以包括沿一方向(作为一例，长度方向)依次布置的第一半导体层SCL1、活性层ACT及第二半导体层SCL2和包围第一半导体层SCL1、活性层ACT及第二半导体层SCL2的外周面(作为一例，侧面)的绝缘覆膜INF。并且，发光元件LD还可以选择性地包括布置在第二半导体层SCL2上的电极层ETL。在这种情况下，绝缘覆膜INF可以至少部分地包围或不包围电极层ETL的外周面。并且，根据实施例，发光元件LD还可以包括布置在第一半导体层SCL1的一面(作为一例，下部面)上的其他电极层。

在一实施例中，发光元件LD可以设置为沿一方向延伸的棍(或者，杆)形状，并且在长度方向(或者，厚度方向)的两端具有第一端部EP1和第二端部EP2。第一端部EP1可以包括发光元件LD的第一底面(或者，上部面)和/或其周边区域，第二端部EP2可以包括发光元件LD的第二底面(或者，下部面)和/或其周边区域。例如，在发光元件LD的第一端部EP1可以布置有电极层ETL和/或第二半导体层SCL2，在发光元件LD的第二端部EP2可以布置有第一半导体层SCL1和/或连接于所述第一半导体层SCL1的至少一个电极层。

在说明本发明的实施例时，棒形状可以包括诸如圆柱或多棱柱等纵横比大于1的杆形状(rod-like shape)或条形状(bar-like shape)，其截面的形状不受特别限制。例如，发光元件LD的长度L可以大于其直径D(或者，横截面的宽度)。

第一半导体层SCL1、活性层ACT、第二半导体层SCL2及电极层ETL可以沿从发光元件LD的第二端部EP2向第一端部EP1的方向依次布置。例如，在发光元件LD的第二端部EP2可以布置有第一半导体层SCL1，在发光元件LD的第一端部EP1可以布置有电极层ETL。或者，在发光元件LD的第二端部EP2也可以布置有至少一个其他电极层。

第一半导体层SCL1可以是第一导电型的半导体层。例如，第一半导体层SCL1可以是包括n型掺杂剂的n型半导体层。作为一例，第一半导体层SCL1可以包括InAlGaN、GaN、AlGaN、InGaN、AlN、InN中的任意一种半导体材料，并且可以是掺杂有诸如Si、Ge、Sn等掺杂剂的n型半导体层。然而，构成第一半导体层SCL1的物质不限于此，可以利用除此之外的多种物质构成第一半导体层SCL1。

活性层ACT可以布置在第一半导体层SCL1上，并且形成为单量子阱结构(Single-Quantum Well)或多量子阱结构(Multi-Quantum Well)。活性层ACT的位置可以根据发光元件LD的种类而多样地变更。在一实施例中，活性层ACT可以发出具有大约400nm至900nm的波长的光，并且可以具有双重异质结构(doublehetero-structure)。

在活性层ACT的上部和/或下部可以选择性地形成有掺杂导电性掺杂剂的包覆层(未图示)。作为一例，包覆层可以利用AlGaN层或InAlGaN层形成。根据实施例，AlGaN、AlInGaN等物质可以用于形成活性层ACT，并且可以利用除此之外的多种物质构成活性层ACT。

若向发光元件LD的两端施加阈值电压以上的电压，则电子-空穴对在活性层ACT结合，从而发光元件LD发光。通过利用这种原理控制发光元件LD的发光，可以将发光元件LD用作包括显示装置的像素在内的多种发光装置的光源。

第二半导体层SCL2可以布置在活性层ACT上，并且可以是与第一半导体层SCL1不同的第二导电型的半导体层。例如，第二半导体层SCL2可以包括包含p型掺杂剂的p型半导体层。作为一例，第二半导体层SCL2可以包括InAlGaN、GaN、AlGaN、InGaN、AlN及InN中的至少一种半导体材料，并且可以是掺杂有诸如Mg等掺杂剂的p型半导体层。然而，构成第二半导体层SCL2的物质不限于此，并且可以利用除此之外的多种物质构成第二半导体层SCL2。

在一实施例中，第一半导体层SCL1和第二半导体层SCL2可以在发光元件LD的长度方向上具有彼此不同的长度(或者，厚度)。作为一例，第一半导体层SCL1可以沿发光元件LD的长度方向具有比第二半导体层SCL2更长的长度(或者，更厚的厚度)。据此，活性层ACT可以布置为相比于第二端部EP2(作为一例，n型端部)更靠近第一端部EP1(作为一例，p型端部)。

电极层ETL可以布置在第二半导体层SCL2上。电极层ETL可以是用于保护第二半导体层SCL2并将所述第二半导体层SCL2平稳地连接到预定的电极或布线等的电极。例如，电极层ETL可以是欧姆(Ohmic)接触电极或肖特基(Schottky)接触电极。

在一实施例中，电极层ETL可以实质上透明。据此，从发光元件LD生成的光可以透射电极层ETL而从发光元件LD的第一端部EP1发出。

在一实施例中，电极层ETL可以包括金属或金属氧化物。作为一例，电极层ETL可以单独或混合利用铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)或铜(Cu)等金属、它们的氧化物或合金、铟锡氧化物(ITO：Indium Tin Oxide)、铟锌氧化物(IZO：Indium Zinc Oxide)、铟锡锌氧化物(ITZO：Indium Tin Zinc Oxide)、锌氧化物(ZnO：Zinc Oxide)或铟氧化物(In

绝缘覆膜INF可以在发光元件LD的第一端部EP1及第二端部EP2分别使电极层ETL(或者，第二半导体层SCL2)以及第一半导体层SCL1(或者，设置于发光元件LD的第二端部EP2的其他电极层)暴露。例如，绝缘覆膜INF可以不设置于与发光元件LD的第一端部EP1及第二端部EP2对应的两个底面。

若将绝缘覆膜INF设置为覆盖发光元件LD的表面(尤其，第一半导体层SCL1、活性层ACT、第二半导体层SCL2和/或电极层ETL的外周面)，则可以防止通过发光元件LD的短路缺陷。据此，可以确保发光元件LD的电稳定性。并且，若在发光元件LD的表面设置绝缘覆膜INF，则可以使发光元件LD的表面缺陷最小化，从而提高寿命及效率。

在一实施例中，发光元件LD可以经过表面处理过程而制造。例如，通过利用疏水性材料对发光元件LD进行表面处理，当将多个发光元件LD混合到流动性的溶液(在下文中，被称为“发光元件混合液”或“发光元件墨”)而供应到各个发光区域(作为一例，像素的发光区域)时，所述发光元件LD可以均匀地分散在发光元件混合液内，而不会不均匀地聚集。

绝缘覆膜INF可以包括透明的绝缘物质。据此，在活性层ACT生成的光可以透射绝缘覆膜INF而向发光元件LD的外部发出。例如，绝缘覆膜INF可以包括硅氧化物(SiO

绝缘覆膜INF可以构成为单层或多层。例如，绝缘覆膜INF可以构成为双重膜。

在一实施例中，绝缘覆膜INF可以在与发光元件LD的第一端部EP1及第二端部EP2中的至少一个端部对应的区域中被部分地蚀刻(或者，去除)。作为一例，绝缘覆膜INF可以被蚀刻为在第一端部EP1具有圆弧的形状，但是绝缘覆膜INF的形状不限于此。

在一实施例中，发光元件LD可以具有纳米(nm)至微米(μm)范围的小尺寸。作为一例，发光元件LD可以分别具有纳米至微米范围的直径D(或者，横截面的宽度)和/或长度L。作为一例，发光元件LD可以具有大约几十纳米至几十微米的范围的直径D和/或长度L。但是，发光元件LD的尺寸可以变更。

发光元件LD的结构、形状、尺寸和/或种类可以根据实施例而变更。例如，发光元件LD也可以形成为诸如核-壳结构之类的其他结构和/或形状。

包括发光元件LD的发光装置可以在需要光源的多种种类的装置中使用。例如，可以将发光元件LD布置于显示装置的像素，并将所述发光元件LD用作像素的光源。发光元件LD也可以用于诸如照明装置等需要光源的其他种类的装置。

图3及图4分别是示出根据本发明的一实施例的显示装置DD的平面图。图3及图4示出了与布置在显示区域DA的驱动元件DRE的布置有关的彼此不同的实施例。

参照图3及图4，显示装置DD可以包括包含像素PXL的显示面板PNL。并且，显示装置DD可以包括用于驱动所述像素PXL的驱动电路。

在一实施例中，驱动电路的至少一部分可以与像素PXL一同布置在显示面板PNL的内部。例如，驱动电路可以包括布置在像素PXL之间的驱动元件DRE(作为一例，构成至少一个驱动电路的电路元件)。

显示面板PNL可以包括设置有像素PXL的显示区域DA和位于显示区域DA周边的非显示区域NA。显示面板PNL及包括其的显示装置DD可以具有多种形状。作为一例，显示面板PNL可以设置为具有四边形形状的板形态，并且可以包括成角度或成弧形的角部分。显示面板PNL也可以具有其他形状。作为一例，当从平面上观察时，显示面板PNL可以具有诸如六边形或八边形等其他多边形形状，或者也可以具有包括诸如圆形或椭圆形等曲线型的外围的形状。

在图3及图4中，显示面板PNL被图示为具有四边形形状的板形态。并且，将显示面板PNL(或者，配备有所述显示面板PNL的显示装置DD)的纵向(作为一例，列方向或垂直方向)及横向(作为一例，行方向或水平方向)分别定义为第一方向DR1及第二方向DR2，并将显示面板PNL(或者，配备有所述显示面板PNL的显示装置DD)的厚度方向(或者，高度方向)定义为第三方向DR3。

像素PXL可以布置在显示区域DA。像素PXL可以连接于每条像素布线(作为一例，扫描线、数据线、第一像素电源线及第二像素电源线)，并且可以从所述像素布线接收驱动信号(作为一例，扫描信号及数据信号)及驱动电源(作为一例，第一像素电源及第二像素电源)。在一实施例中，各个像素PXL可以包括发出彼此不同的颜色的光的多个子像素。通过控制从各个像素PXL的子像素发出的光的亮度，可以控制从所述像素PXL发出的光的颜色及亮度。

驱动电路可以包括用于向像素PXL供应栅极信号(作为一例，扫描信号)的栅极驱动部(作为一例，扫描驱动部)以及向像素PXL供应数据信号的数据驱动部DDR。并且，驱动电路可以包括用于控制栅极驱动部及数据驱动部DDR的时序控制部TCON。

栅极驱动部可以对应于从时序控制部TCON供应的栅极控制信号而产生栅极信号。栅极驱动部可以通过栅极线连接于像素PXL，并且可以通过所述栅极线向像素PXL供应各个栅极信号。

在一实施例中，栅极线可以包括像素的扫描线，栅极驱动部可以包括向所述扫描线输出各个扫描信号的扫描驱动部。扫描驱动部可以包括用于向扫描线依次输出扫描信号的级电路。例如，扫描驱动部可以包括至少一个移位寄存器，所述至少一个移位寄存器包括多个级电路。在一实施例中，栅极线还可以包括用于供应用于控制像素PXL的操作的其他种类的控制信号的控制线。

数据驱动部DDR可以产生与从时序控制部TCON供应的图像数据及数据控制信号对应的数据信号。数据驱动部DDR可以通过数据线连接于像素PXL，并且可以通过所述数据线向像素PXL供应各个数据信号。

时序控制部TCON可以向栅极驱动部供应栅极控制信号而控制所述栅极驱动部的操作。并且，时序控制部TCON可以向数据驱动部DDR供应图像数据及数据控制信号而控制所述数据驱动部DDR的操作。

驱动电路的至少一部分(作为一例，栅极驱动部)可以包括布置在像素PXL之间的驱动元件DRE。例如，栅极驱动部可以与像素PXL一同设置在显示区域DA。作为一例，栅极驱动部可以包括扫描驱动部，所述扫描驱动部包括依次输出扫描信号的多个级电路，并且构成扫描驱动部的级电路的驱动元件DRE(作为一例，构成各个级电路的晶体管及电容器)可以分散布置于像素PXL之间。各个驱动元件DRE可以布置于在第二方向DR2上彼此邻近的至少两个像素PXL之间。

在一实施例中，驱动元件DRE可以如图3的实施例所示地均匀和/或规则地分散在显示区域DA。在另一实施例中，驱动元件DRE可以如图4的实施例所示地不均匀和/或不规则地分散在显示区域DA。根据实施例，驱动元件DRE可以以多种形态布置在显示区域DA。

若在显示面板PNL的内部形成栅极驱动部，则不需要配备单独的栅极驱动集成电路(IC)，因此可以降低显示装置DD的制造成本。并且，若在显示区域DA的内部形成栅极驱动部，则可以缩小显示面板PNL的非显示区域NA。作为一例，由于在显示区域DA的内部形成栅极驱动部，因此可以去除栅极扇入/扇出区域，并且可以从显示面板PNL的左侧区域及右侧区域有效地缩小或去除非显示区域NA。

驱动电路的其余部分(作为一例，数据驱动部DDR及时序控制部TCON)可以设置在显示区域DA的外部。在一实施例中，数据驱动部DDR可以包括贴装于各个连接膜COF的至少一个源极驱动IC SIC，并且可以通过所述连接膜COF电连接于显示面板PNL的像素PXL。各个连接膜COF可以通过形成在显示面板PNL的非显示区域NA的垫电连接于像素PXL。或者，数据驱动部DDR也可以通过玻璃上芯片(COG：Chip on Glass)工艺贴装在显示面板PNL的非显示区域NA上。在一实施例中，时序控制部TCON可以贴装在电路板PCB，并且可以通过所述电路板PCB及至少一个连接膜COF电连接于栅极驱动部及数据驱动部DDR。

在一实施例中，数据驱动部DDR可以以与显示区域DA的任意一边邻近的方式仅设置和/或布置在显示面板PNL的一侧。例如，贴装有各个源极驱动IC SIC的连接膜COF可以布置在与显示区域DA的上端区域(或者，下端区域)邻近的非显示区域NA上。在这种情况下，驱动电路(或者，用于实现与驱动电路的连接的连接部)可以不位于显示面板PNL的非显示区域NA中的除了数据驱动部DDR所在的区域之外的剩余区域(作为一例，与显示区域DA的左侧区域、右侧区域及下端区域邻近的非显示区域NA)。据此，可以从显示面板PNL的左侧区域、右侧区域及下端区域有效地缩小或去除非显示区域NA。

图5是示出根据本发明的一实施例的平铺显示装置TDD的平面图。例如，图5示出了利用图3的显示装置DD的平铺显示装置TDD。

参照图3至图5，可以利用多个显示装置DD构成更大屏幕的平铺显示装置(TilingDisplay)TDD。例如，可以沿第一方向DR1和/或第二方向DR2排列多个显示装置DD，从而构成实现超大型屏幕的平铺显示装置TDD。显示装置DD可以显示彼此分开和/或独立的图像，或者可以显示在多个显示装置DD彼此连接的图像。

在一实施例中，构成平铺显示装置TDD的各个显示装置DD可以包括仅设置在显示区域DA的内部和/或与显示面板PNL的特定一边对应的一侧的驱动电路。在未设置驱动电路的其他侧面，显示装置DD的非显示区域NA可以具有缩小或最小化的宽度。如上所述，若将显示装置DD紧密地布置，使得具有缩小或最小化的宽度的非显示区域NA彼此邻近，则可以防止或最小化显示装置DD之间的边界被识别。由此，可以构成无缝(seamless)平铺显示装置TDD。

图6及图7分别为示出根据本发明的一实施例的子像素SPX的电路图。图6及图7示出了与子像素SPX的发光部EMU有关的彼此不同的实施例。

图6或图7所示的子像素SPX可以包括在图3至图5所示的像素PXL中的任意一个。布置在显示区域DA的像素PXL和/或构成所述像素PXL的子像素SPX可以具有实质上彼此相同或相似的结构。

参照图6及图7，子像素SPX可以连接于多条像素布线。像素布线可以包括用于将各个栅极信号传递到子像素SPX(或者，包括所述子像素SPX的像素PXL)的至少一条栅极线GL、用于将数据信号传递到子像素SPX的数据线DL(或者，子数据线)、用于将第一像素电源VDD传递到子像素SPX的第一像素电源线PL1(也称为“第一电源线”)以及用于将第二像素电源VSS传递到子像素SPX的第二像素电源线PL2(也称为“第二电源线”)。连接于各个子像素SPX(或者，布置在任意一条水平线上的像素PXL的子像素SPX)的栅极线GL可以包括扫描线SL，并且还可以选择性地包括控制线SSL。子像素SPX还可以选择性地连接于至少一条其他电源线和/或信号线。例如，子像素SPX还可以连接于感测线SENL。

显示区域DA可以包括布置在多条水平线及垂直线上的像素PXL和构成所述像素PXL的多个子像素SPX。在显示区域DA的各条水平线(作为一例，各个像素行)和/或其周边可以布置有至少一条栅极线GL，在显示区域DA的各条垂直线(作为一例，各个像素列)和/或其周边可以布置有至少一条数据线DL和/或感测线SENL。据此，显示区域DA可以包括多条栅极线GL、数据线DL和/或感测线SENL。

子像素SPX可以包括用于产生与各个数据信号对应的亮度的光的发光部EMU。并且，子像素SPX还可以包括用于驱动发光部EMU的像素电路PXC。

像素电路PXC可以连接于扫描线SL及数据线DL，并且可以连接于第一像素电源线PL1与发光部EMU之间。例如，像素电路PXC可以连接于被供应扫描信号的扫描线SL、被供应数据信号的数据线DL、被供应第一像素电源VDD的第一像素电源线PL1以及发光部EMU。

并且，像素电路PXC还可以选择性地连接于被供应控制信号的控制线SSL以及对应于显示时段或感测时段而选择性地连接于参照电源(或者，初始化电源)或感测电路的感测线SENL。在一实施例中，控制信号可以是与扫描信号相同或不同的信号。在控制信号是与扫描信号相同的信号的情况下，控制线SSL可以与扫描线SL集成。

像素电路PXC可以包括至少一个晶体管M及电容器Cst。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3及电容器Cst。

第一晶体管M1可以连接于第一像素电源线PL1与第二节点N2之间。第二节点N2可以是像素电路PXC与发光部EMU连接的节点。第一晶体管M1的栅极电极可以连接于第一节点N1。第一晶体管M1可以对应于第一节点N1的电压来控制供应到发光部EMU的驱动电流。

在一实施例中，第一晶体管M1可以包括下部金属层(Bottom Metal Layer)BML(或者，背栅极电极)。在一实施例中，下部金属层BML可以连接于第一晶体管M1的一电极(作为一例，源极电极)。

在第一晶体管M1包括下部金属层BML的实施例中，可以应用将反向偏置电压施加到第一晶体管M1的下部金属层BML而使第一晶体管M1的阈值电压在负方向或正方向上移动的反向偏置技术(或者，同步(sync)技术)。并且，在下部金属层BML布置于构成第一晶体管M1的沟道的半导体图案的下部的情况下，可以阻断入射到所述半导体图案的光而使第一晶体管M1的操作特性稳定化。

第二晶体管M2可以连接于数据线DL与第一节点N1之间。第二晶体管M2的栅极电极可以连接于扫描线SL。当从扫描线SL供应栅极-导通电压(作为一例，高-电平电压)的扫描信号时，第二晶体管M2可以导通而使数据线DL与第一节点N1连接。

在每个帧时段中，通过数据线DL可以供应相应帧的数据信号。在供应栅极-导通电压的扫描信号的时段期间，所述数据信号可以通过第二晶体管M2传递到第一节点N1。

电容器Cst的一电极可以连接于第一节点N1，电容器Cst的另一电极可以连接于第二节点N2。电容器Cst可以在各个帧时段期间将与供应到第一节点N1的数据信号对应的电压充电。

第三晶体管M3可以连接于第二节点N2与感测线SENL之间。第三晶体管M3的栅极电极可以连接于控制线SSL(或者，扫描线SL)。当从控制线SSL供应栅极-导通电压(作为一例，高-电平电压)的控制信号(或者，扫描信号)时，第三晶体管M3可以导通而将供应到感测线SENL的参照电压(或者，初始化电压)传递到第二节点N2，或者将第二节点N2的电压传递到感测线SENL。通过感测线SENL传递到感测电路的第二节点N2的电压可以被提供给驱动电路(作为一例，时序控制部TCON)而用于补偿像素PXL(或者，子像素SPX)的特性偏差等。

在图6及图7中，包括在像素电路PXC的晶体管M全部被图示为n型晶体管，但是本发明不限于此。例如，第一晶体管M1、第二晶体管M2及第三晶体管M3中的至少一个也可以是p型晶体管。并且，子像素SPX的结构及驱动方式可以根据实施例实现多种变更。

发光部EMU可以包括连接于第一像素电源VDD与第二像素电源VSS之间的至少一个发光元件LD。例如，发光部EMU可以包括像素电路PXC及至少一个发光元件LD，所述至少一个发光元件LD包括通过第一像素电源线PL1连接于第一像素电源VDD的第一端部EP1以及通过第二像素电源线PL2连接于第二像素电源VSS的第二端部EP2。

第一像素电源VDD和第二像素电源VSS可以具有彼此不同的电位。作为一例，第一像素电源VDD可以是高电位像素电源，第二像素电源VSS可以是低电位像素电源。第一像素电源VDD与第二像素电源VSS之间的电位差可以为发光元件LD的阈值电压以上。

在一实施例中，第一端部EP1可以是发光元件LD的p型端部，第二端部EP2可以是发光元件LD的n型端部。例如，发光元件LD可以正向电连接于第一像素电源VDD及第二像素电源VSS之间。正向连接于第一像素电源VDD与第二像素电源VSS之间的至少一个发光元件LD可以构成子像素SPX的有效光源。

在一实施例中，如图6所示，发光部EMU可以包括正向连接于第一像素电源VDD与第二像素电源VSS之间的单个发光元件LD。在另一实施例中，发光部EMU可以包括正向连接于第一像素电源VDD与第二像素电源VSS之间的多个发光元件LD。例如，如图7所示，发光部EMU可以包括分别正向连接于第一像素电源VDD与第二像素电源VSS之间并且彼此并联连接的第一发光元件LD1和分别正向连接于第一发光元件LD1与第二像素电源VSS之间并且彼此并联连接的第二发光元件LD2。第一发光元件LD1的第一端部EP1可以通过像素电路PXC及第一像素电源线PL1连接于第一像素电源VDD，并且第一发光元件LD1的第二端部EP2可以通过第二发光元件LD2及第二像素电源线PL2连接于第二像素电源VSS。第二发光元件LD2的第一端部EP1可以通过第一发光元件LD1、像素电路PXC及第一像素电源线PL1连接于第一像素电源VDD，第二发光元件LD2的第二端部EP2可以通过第二像素电源线PL2连接于第二像素电源VSS。

发光部EMU的构成可以变更。例如，构成子像素SPX的发光部EMU的发光元件LD的种类、数量和/或互连结构可以根据实施例而多样地变更。

在一实施例中，如图1及图2的实施例所示，各个发光元件LD可以具有沿一方向延伸的棍状，并且可以是包括氮化物系半导体物质的无机发光元件。并且，各个发光元件LD可以是具有纳米至微米范围的尺寸的超小型发光元件。但是，发光元件LD的种类、物质、结构、尺寸和/或形状等可以根据实施例而多样地变更。

图8至图11是分别示出根据本发明的一实施例的栅极驱动部GDR的布置结构的平面图。例如，图8至图11示出与包括在栅极驱动部GDR的扫描驱动部SDR的级电路ST的布置相关的彼此不同的实施例。在图8至图11的实施例中，对彼此相似或相同的构成赋予相同的附图标记，并省略重复的说明。

参照图8及图9，扫描驱动部SDR可以包括多个级电路ST。例如，扫描驱动部SDR可以布置于显示区域DA，并且包括依次输出扫描信号的第一级电路ST1至第n级电路STn(n为2以上的自然数)。

在一实施例中，第一级电路ST1至第n级电路STn可以沿第一方向DR1依次布置。在一实施例中，第一级电路ST1至第n级电路STn可以彼此从属地连接。例如，第一级电路ST1可以连接于起始脉冲的输入端子，第二级电路ST2可以连接于第一级电路ST1的输出端子。

在一实施例中，第一级电路ST1至第n级电路STn可以如图8的实施例所示地靠近显示区域DA的一个边缘区域(作为一例，左侧区域或右侧区域)而布置，或者如图9的实施例所示地布置在显示区域DA的中心区域。除此之外，第一级电路ST1至第n级电路STn的位置还可以多样地变更。

各个级电路ST可以包括在相应区域布置于像素PXL之间的多个驱动元件(作为一例，图3或图4的驱动元件DRE)。

参照图10，扫描驱动部SDR可以包括靠近显示区域DA的一个边缘区域(作为一例，左侧区域)而布置并依次输出扫描信号的第一级电路ST1至第n级电路STn、靠近显示区域DA的另一边缘区域(作为一例，右侧区域)而布置并依次输出扫描信号的第一级电路ST1'至第n级电路STn'。在一实施例中，在显示区域DA中的彼此不同的边缘区域布置的级电路(作为一例，左侧的第一级电路ST1至第n级电路STn及右侧的第一级电路ST1'至第n级电路STn')可以彼此同时和/或独立地驱动。

参照图11，第一级电路ST1至第n级电路STn可以在显示区域DA中沿第一方向DR1及第二方向DR2布置和/或排列。在一实施例中，第一级电路ST1至第n级电路STn可以彼此从属地连接。在另一实施例中，第一级电路ST1至第n级电路STn可以被分类为多个级组，并且各个级组的级电路ST之间可以彼此从属地连接。例如，沿第一方向DR1依次布置的级电路ST可以构成各个级组。级组可以彼此独立和/或单独地接收驱动信号，或者可以彼此同时接收驱动信号。

除此之外，级电路ST的布置结构和/或数量等还可以多样地变更。并且，级电路ST可以均匀地分布在显示区域DA，或者可以不均匀地分布在显示区域DA。例如，级电路ST可以以均匀的间隔和/或密度布置在显示区域DA中，或者可以仅集中布置在显示区域DA的一部分。

图12是示出根据本发明的一实施例的第i级电路STi的框图。图13是示出根据本发明的一实施例的第i级电路STi的电路图。在一实施例中，第i级电路STi可以是包括在栅极驱动部GDR(作为一例，扫描驱动部SDR)的任意的级电路。例如，第i级电路STi可以是图8至图11的第一级电路ST1至第n级电路STn中的任意一个。

参照图12，第i级电路STi可以接收驱动电源DRP、时钟信号CLK、从先前的级电路(作为一例，第i-1级电路(i为2以上的自然数)或第i-k级电路(k为2以上的自然数))输出的先前的进位信号CRp(或者，在第i级电路STi为栅极驱动部GDR和/或移位寄存器的第一个级电路的情况下的起始脉冲STVP)。在一实施例中，时钟信号CLK可以包括至少一个扫描时钟信号SC_CLK及至少一个进位时钟信号CR_CLK。

在一实施例中，第i级电路STi还可以选择性地接收从之后的级电路(作为一例，第i+1级电路或第i+k级电路)输出的之后的进位信号CRq。根据第i级电路STi的电路构成，输入到第i级电路STi的驱动电源DRP及驱动信号(作为一例，时钟信号CLK、先前的进位信号CRp和/或之后的进位信号CRq)的种类和/或数量可以多样地变更。

第i级电路STi可以对应于驱动电源DRP及驱动信号而输出第i扫描信号SCi及第i进位信号CRi。第i扫描信号SCi可以通过第i扫描线SLi供应到至少一条水平线上的像素PXL(作为一例，布置在显示区域DA中的第i水平线上的像素PXL)，并且可以用作用于向所述至少一条水平线上的像素PXL供应数据信号的扫描信号。第i进位信号CRi可以被供应至任意一个之后的级电路(作为一例，第i+1级电路或第i+k级电路)，并且可以用作所述之后的级电路的先前的进位信号CRp。在一实施例中，第i进位信号CRi可以被供应至任意一个先前的级电路，并且可以用作所述先前的级电路的之后的进位信号CRq。

参照图13，第i级电路STi可以包括节点控制电路SST1、第一输出电路SST2及第二输出电路SST3。

节点控制电路SST1可以基于先前的进位信号CRp(或者，起始脉冲STVP)及时钟信号CLK来控制第一节点Q的节点电压(以下，称为“第一节点电压”)。例如，在先前的进位信号CRp具有逻辑-低电压(作为一例，栅极-截止电压或低-电平电压)的情况下，节点控制电路SST1可以将第一节点电压保持为逻辑-低电压。在先前的进位信号CRp具有逻辑-高电压(作为一例，栅极-导通电压或高-电平电压)的情况下，节点控制电路SST1可以控制第一节点电压，使得第一节点电压变为逻辑-高电压。

在一实施例中，节点控制电路SST1可以基于之后的进位信号CRq来初始化第一节点电压。节点控制电路SST1可以利用之后的进位信号CRq来初始化第一节点电压，使得第i级电路STi在相应的水平时段输出分别具有逻辑-高电压的第i进位信号CRi及第i扫描信号SCi，并且在相应的水平时段之后使第i级电路STi不输出具有逻辑-高电压的进位信号及扫描信号(即，使第i进位信号CRi及第i扫描信号SCi的电压成为逻辑-低电压)。在另一实施例中，节点控制电路SST1也可以基于从外部提供的单独的复位信号等来初始化第一节点电压。

节点控制电路SST1可以包括第五晶体管T5、第六晶体管T6及第七晶体管T7。

第五晶体管T5可以包括与第一节点Q连接的第一电极、与输入第二低电位驱动电源VGL2的第三电源输入端子VIN3连接的第二电极以及与输入起始脉冲STVP的第一输入端子IN1连接的栅极电极。第五晶体管T5可以响应于逻辑-高电压的起始脉冲STVP而导通，以将第二低电位驱动电源VGL2的电压传递到第一节点Q。据此，第一节点电压可以被初始化或重置为第二低电位驱动电源VGL2的电压。例如，可以利用起始脉冲STVP作为初始化信号(或者，重置信号)来初始化或重置第一节点电压。

第六晶体管T6可以包括与第一节点Q连接的第一电极、与输入第二低电位驱动电源VGL2的第三电源输入端子VIN3连接的第二电极以及与输入之后的进位信号CRq的第三输入端子IN3连接的栅极电极。第六晶体管T6可以响应于逻辑-高电压的之后的进位信号CRq而导通，以将第二低电位驱动电源VGL2的电压传递到第一节点Q。例如，通过之后的进位信号CRq，第一节点电压可以从逻辑-高电压(作为一例，高-电平电压)改变或重置为逻辑-低电压(作为一例，低-电平电压)。

第七晶体管T7可以包括与输入先前的进位信号CRp的第二输入端子IN2连接的第一电极和栅极电极以及与第一节点Q连接的第二电极。第七晶体管T7可以响应于先前的进位信号CRp(例如，具有逻辑-高电压的先前的进位信号CRp)将先前的进位信号CRp传递到第一节点Q。在这种情况下，第一节点电压可以改变或保持为逻辑-高电压。

在一实施例中，节点控制电路SST1还可以包括用于仅选择性地驱动特定级电路(或者，连接于所述特定级电路的特定水平线上的像素PXL)的电路元件。例如，节点控制电路SST1还可以包括第八晶体管T8、第九晶体管T9、第十晶体管T10及第三电容器C3。与选择驱动相关，节点控制电路SST1可以进一步基于输入到第四输入端子IN4及第五输入端子IN5的第一选择信号S1及第二选择信号S2来控制第一节点电压。

第八晶体管T8可以包括与第九晶体管T9的第二电极连接的第一电极、与第一节点Q连接的第二电极以及与输入第二选择信号S2的第五输入端子IN5连接的栅极电极。

第九晶体管T9可以包括与输入高电位驱动电源VGH的第一电源输入端子VIN1连接的第一电极、与第八晶体管T8的第一电极连接的第二电极以及与第二节点S连接的栅极电极。

第十晶体管T10可以包括与输出第i进位信号CRi的第二输出端子OUT2连接的第一电极、与第二节点S连接的第二电极以及与输入第一选择信号S1的第四输入端子IN4连接的栅极电极。

第三电容器C3可以连接于输入高电位驱动电源VGH的第一电源输入端子VIN1与第二节点S之间。

在逻辑-高电压的第一选择信号S1被施加到第四输入端子IN4的情况下，第i进位信号CRi可以通过第十晶体管T10传递到第二节点S。例如，在第i级电路STi输出逻辑-高电压的第i进位信号CRi的情况下，逻辑-高电压的第i进位信号CRi可以被施加到第二节点S。据此，第三电容器C3可以存储逻辑-高电压的第i进位信号CRi，并且第九晶体管T9可以导通。除了第i级电路STi之外的其余级电路可以输出逻辑-低电压的进位信号，从而其余级电路的第九晶体管T9可以保持在截止状态。例如，在逻辑-高电压的第一选择信号S1被施加的期间，可以仅选择输出进位信号的级。

之后，在逻辑-高电压的第二选择信号S2被施加到第五输入端子IN5的情况下，第八晶体管T8可以导通。在第九晶体管T9处于导通状态的情况下，高电位驱动电源VGH的电压可以通过第八晶体管T8及第九晶体管T9被施加到第一节点Q。在这种情况下，第i级电路STi可以响应于第一节点Q的节点电压而将第i扫描信号SCi输出到第一输出端子OUT1。除了所选择的级电路之外的其余级电路的第九晶体管T9可以保持截止状态。据此，其余级电路可以不输出扫描信号。

第一输出电路SST2可以响应于施加到第一节点Q的第一节点电压而将输入到第三时钟输入端子CIN3的进位时钟信号CR_CLK作为第i进位信号CRi而输出到第二输出端子OUT2。第一输出电路SST2可以包括第三晶体管T3、第四晶体管T4及第二电容器C2。

第三晶体管T3可以包括与第三时钟输入端子CIN3连接的第一电极、与第二输出端子OUT2连接的第二电极以及与第一节点Q连接的栅极电极。在第一节点电压为逻辑-高电压的情况下，第三晶体管T3可以将输入到第三时钟输入端子CIN3的进位时钟信号CR_CLK作为第i进位信号CRi输出到第二输出端子OUT2。

第四晶体管T4可以包括与第二输出端子OUT2连接的第一电极、与第一节点Q连接的第二电极以及与第三时钟输入端子CIN3连接的栅极电极。第四晶体管T4可以响应于逻辑-高电压的进位时钟信号CR_CLK而导通，从而利用第一节点电压(或者，降低第一节点电压的低电压，作为一例，第二低电位驱动电源VGL2的电压)降低或保持第i进位信号CRi的电压。

第二电容器C2可以连接于第三晶体管T3的栅极电极与第二输出端子OUT2之间。第二电容器C2可以提高逻辑-高电压的第i进位信号CRi。

第二输出电路SST3可以响应于施加到第一节点Q的第一节点电压而将输入到第一时钟输入端子CIN1的第一扫描时钟信号SC_CLK1作为第i扫描信号SCi输出到第一输出端子OUT1(或者，第i扫描线SLi)。并且，第二输出电路SST3可以响应于输入到第二时钟输入端子CIN2的第二扫描时钟信号SC_CLK2将第一输出端子OUT1的电压降低至第一低电位驱动电源VGL1的电压或者继续保持。第二输出电路SST3可以包括第一晶体管T1、第二晶体管T2及第一电容器C1。

第一晶体管T1可以包括与第一时钟输入端子CIN1连接的第一电极、与第一输出端子OUT1连接的第二电极以及与第一节点Q连接的栅极电极。在第一节点电压为逻辑-高电压的情况下，第一晶体管T1可以将输入到第一时钟输入端子CIN1的第一扫描时钟信号SC_CLK1作为第i扫描信号SCi输出到第一输出端子OUT1(或者，第i扫描线SLi)。

第二晶体管T2可以包括与第一输出端子OUT1连接的第一电极、与输入第一低电位驱动电源VGL1的第二电源输入端子VIN2连接的第二电极以及与第二时钟输入端子CIN2连接的栅极电极。第二晶体管T2可以响应于逻辑-高电压的第二扫描时钟信号SC_CLK2而导通，从而将第一输出端子OUT1的电压降低到第一低电位驱动电源VGL1的电压或者继续保持。在一实施例中，第一扫描时钟信号SC_CLK1和第二扫描时钟信号SC_CLK2可以具有相反的波形(作为一例，具有180度相位差的波形)。例如，第二扫描时钟信号SC_CLK2可以是第一扫描时钟信号SC_CLK1的反相信号SC_CLKB。

第一电容器C1可以连接于第一晶体管T1的栅极电极与第一输出端子OUT1之间。第一电容器C1可以提高逻辑-高电压的第i进位信号CRi。

在一实施例中，第i扫描信号SCi的波形与第i进位信号CRi的波形可以彼此不同。据此，可以利用与进位时钟信号CR_CLK区别的至少一个扫描时钟信号SC_CLK(作为一例，第一扫描时钟信号SC_CLK1及第二扫描时钟信号SC_CLK2)，并且与第一输出电路SST2区别的第二输出电路SST3可以配备于第i级电路STi。为了防止第一输出电路SST2的输出信号(作为一例，第i进位信号CRi)与第二输出电路SST3的输出信号(作为一例，第i扫描信号SCi)之间的干扰，可以利用彼此区别的低电位驱动电源(作为一例，第一低电位驱动电源VGL1及第二低电位驱动电源VGL2)。

除了图12及图13的实施例之外，第i级电路STi的构成及其操作还可以多样地变更。并且，输入到第i级电路STi的输入电源及输入信号可以根据第i级电路STi的构成而多样地变更。

图14是示出根据本发明的一实施例的显示装置DD的显示区域DA的平面图。在图14中，以沿第一方向DR1依次排列在显示区域DA的第一像素PXL1、第二像素PXL2及第三像素PXL3为中心，示意性地图示了显示区域DA的结构。例如，第一像素PXL1及第二像素PXL2可以在第一方向DR1上彼此邻近，第二像素PXL2及第三像素PXL3可以在第一方向DR1上彼此邻近。

参照图3至图14，显示区域DA可以包括多个像素PXL，多个像素PXL包括第一像素PXL1、第二像素PXL2及第三像素PXL3。并且，显示区域DA可以包括连接于像素PXL的像素布线PXLI。

各个像素PXL可以包括布置在各个像素区域PXA中的至少两个子像素SPX。例如，第一像素PXL1可以包括布置于第一像素区域PXA1的第一子像素SPX1、第二子像素SPX2及第三子像素SPX3。第二像素PXL2可以包括布置于第二像素区域PXA2的第一子像素SPX1、第二子像素SPX2及第三子像素SPX3。第三像素PXL3可以包括布置于第三像素区域PXA3的第一子像素SPX1、第二子像素SPX2及第三子像素SPX3。

在一实施例中，第一像素PXL1可以布置在显示区域DA中的第i-1水平线(作为一例，第i-1个像素行)及第m垂直线(作为一例，第m个像素列)，(m为正整数)，第二像素PXL2可以布置在显示区域DA中的第i水平线(作为一例，第i个像素行)及第m垂直线。第三像素PXL3可以布置在显示区域DA中的第i+1水平线(作为一例，第i+1个像素行)及第m垂直线。即，第一像素PXL1、第二像素PXL2及第三像素PXL3可以在显示区域DA的第m垂直线上沿第一方向DR1依次布置。

各个子像素SPX可以包括像素电路PXC及发光部EMU。例如，各个第一子像素SPX1可以包括第一像素电路PXC1以及电连接于所述第一像素电路PXC1的第一发光部EMU1。各个第二子像素SPX2可以包括第二像素电路PXC2以及电连接于所述第二像素电路PXC2的第二发光部EMU2。各个第三子像素SPX3可以包括第三像素电路PXC3以及电连接于所述第三像素电路PXC3的第三发光部EMU3。

在一实施例中，布置在各个像素区域PXA中的发光部EMU可以与至少一个像素电路PXC和/或至少一个像素布线PXLI重叠。在一实施例中，布置在各个像素区域PXA中的发光部EMU与像素电路PXC可以沿彼此不同的方向排列。例如，各个像素PXL的像素电路PXC可以在相应的像素区域PXA沿第一方向DR1排列，并且各个像素PXL的发光部EMU可以在相应的像素区域PXA沿第二方向DR2排列。像素电路PXC及发光部EMU的布置顺序和/或方向等不受特别限制，可以根据实施例多样地变更。例如，可以以能够有效地利用受限的像素区域PXA的方式确定像素电路PXC及发光部EMU的布置顺序和/或方向。

各个像素电路PXC可以电连接于相应水平线上的扫描线SL、相应垂直线上的数据线DL(作为一例，构成第m数据线DLm的第一子数据线D1至第三子数据线D3中的任意一个)及感测线SENL、第一像素电源线PL1及相应子像素SPX的发光部EMU。

例如，第一像素PXL1的第一像素电路PXC1可以电连接于第i-1扫描线SLi-1、相应垂直线上的第一子数据线D1及感测线SENL、第一像素电源线PL1及第一像素PXL1的第一发光部EMU1。第一像素PXL1的第二像素电路PXC2可以电连接于第i-1扫描线SLi-1、相应垂直线上的第二子数据线D2及感测线SENL、第一像素电源线PL1及第一像素PXL1的第二发光部EMU2。第一像素PXL1的第三像素电路PXC3可以电连接于第i-1扫描线SLi-1、相应垂直线上的第三子数据线D3及感测线SENL、第一像素电源线PL1及第一像素PXL1的第三发光部EMU3。

第二像素PXL2的第一像素电路PXC1可以电连接于第i扫描线SLi、相应垂直线上的第一子数据线D1及感测线SENL、第一像素电源线PL1及第二像素PXL2的第一发光部EMU1。第二像素PXL2的第二像素电路PXC2可以电连接于第i扫描线SLi、相应垂直线上的第二子数据线D2及感测线SENL、第一像素电源线PL1及第二像素PXL2的第二发光部EMU2。第二像素PXL2的第三像素电路PXC3可以电连接于第i扫描线SLi、相应垂直线上的第三子数据线D3及感测线SENL、第一像素电源线PL1及第二像素PXL2的第三发光部EMU3。

第三像素PXL3的第一像素电路PXC1可以电连接于第i+1扫描线SLi+1、相应垂直线上的第一子数据线D1及感测线SENL、第一像素电源线PL1及第三像素PXL3的第一发光部EMU1。第三像素PXL3的第二像素电路PXC2可以电连接于第i+1扫描线SLi+1、相应垂直线上的第二子数据线D2及感测线SENL、第一像素电源线PL1及第三像素PXL3的第二发光部EMU2。第三像素PXL3的第三像素电路PXC3可以电连接于第i+1扫描线SLi+1、相应垂直线上的第三子数据线D3及感测线SENL、第一像素电源线PL1及第三像素PXL3的第三发光部EMU3。

各个发光部EMU可以电连接于相应子像素SPX的像素电路PXC及第二像素电源线PL2。

例如，第一像素PXL1的第一发光部EMU1可以电连接于第一像素PXL1的第一像素电路PXC1及第二像素电源线PL2。第一像素PXL1的第二发光部EMU2可以电连接于第一像素PXL1的第二像素电路PXC2及第二像素电源线PL2。第一像素PXL1的第三发光部EMU3可以电连接于第一像素PXL1的第三像素电路PXC3及第二像素电源线PL2。

第二像素PXL2的第一发光部EMU1可以电连接于第二像素PXL2的第一像素电路PXC1及第二像素电源线PL2。第二像素PXL2的第二发光部EMU2可以电连接于第二像素PXL2的第二像素电路PXC2及第二像素电源线PL2。第二像素PXL2的第三发光部EMU3可以电连接于第二像素PXL2的第三像素电路PXC3及第二像素电源线PL2。

第三像素PXL3的第一发光部EMU1可以电连接于第三像素PXL3的第一像素电路PXC1及第二像素电源线PL2。第三像素PXL3的第二发光部EMU2可以电连接于第三像素PXL3的第二像素电路PXC2及第二像素电源线PL2。第三像素PXL3的第三发光部EMU3可以电连接于第三像素PXL3的第三像素电路PXC3及第二像素电源线PL2。

像素布线PXLI可以包括：栅极线GL，包括分别连接于布置在至少一条水平线上的像素PXL的扫描线SL；数据线DL及感测线SENL，分别连接于布置在至少一条垂直线上的像素PXL；以及第一像素电源线PL1及第二像素电源线PL2，共同连接于显示区域DA的像素PXL。

在一实施例中，每条水平线上的扫描线SL可以与相应水平线上的控制线SSL集成。在另一实施例中，栅极线GL还可以包括与多条扫描线SL区别的多条控制线SSL。

在一实施例中，像素布线PXLI中的至少一部分可以形成为网格型布线，所述网格型布线包括在显示区域DA中分别沿第一方向DR1及第二方向DR2延伸并且彼此电连接的多条子布线。例如，扫描线SL、第一像素电源线PL1及第二像素电源线PL2可以形成为包括各自的子布线的网格型布线。

作为一例，第i-1扫描线SLi-1可以包括沿第一方向DR1延伸的第一子布线SLi-1_V以及沿第二方向DR2延伸的第二子布线SLi-1_H。第i-1扫描线SLi-1的第一子布线SLi-1_V及第二子布线SLi-1_H可以彼此电连接。

第i扫描线SLi可以包括沿第一方向DR1延伸的第一子布线SLi_V以及沿第二方向DR2延伸的第二子布线SLi_H。第i扫描线SLi的第一子布线SLi_V及第二子布线SLi_H可以彼此电连接。

第i+1扫描线SLi+1可以包括沿第一方向DR1延伸的第一子布线SLi+1_V以及沿第二方向DR2延伸的第二子布线SLi+1_H。第i+1扫描线SLi+1的第一子布线SLi+1_V及第二子布线SLi+1_H可以彼此电连接。

若将扫描线SL沿第一方向DR1及第二方向DR2形成，则可以自由地变更垫和/或驱动电路(作为一例，扫描驱动部SDR)的位置。例如，即使在显示装置DD为短边驱动型显示装置的情况下，也可以以水平线为单位向像素PXL供应各个扫描信号。

第一像素电源线PL1可以包括沿第一方向DR1延伸的至少一条第一子布线PL1_V及沿第二方向DR2延伸的至少一条第二子布线PL1_H。第一像素电源线PL1的第一子布线PL1_V及第二子布线PL1_H可以彼此电连接。

第二像素电源线PL2可以包括沿第一方向DR1延伸的至少一条第一子布线PL2_V及沿第二方向DR2延伸的至少一条第二子布线PL2_H。第二像素电源线PL2的第一子布线PL2_V及第二子布线PL2_H可以彼此电连接。

若第一像素电源线PL1及第二像素电源线PL2沿第一方向DR1及第二方向DR2形成，则可以防止或最小化第一像素电源VDD及第二像素电源VSS的电压降(IR drop)。据此，可以向像素PXL传递均匀的电平的第一像素电源VDD及第二像素电源VSS。

显示区域DA可以包括布置在像素PXL之间的区域(也称为“驱动电路区域DRA”)中的驱动元件DRE。例如，显示区域DA可以包括布置在第一像素PXL1、第二像素PXL2和/或第三像素PXL3周边的第一驱动元件DRE1、第二驱动元件DRE2及第三驱动元件DRE3。并且，显示区域DA可以包括连接于驱动元件DRE的驱动布线DRLI。

在一实施例中，在显示区域DA可以布置有包括连接于扫描线SL的级电路ST的扫描驱动部SDR。例如，构成扫描驱动部SDR的级电路ST的驱动元件DRE(作为一例，构成级电路ST的晶体管及电容器)可以分布在像素PXL之间。在这种情况下，驱动布线DRLI可以包括扫描驱动部SDR的输入信号线及电源线。例如，驱动布线DRLI可以包括用于向扫描驱动部SDR的各个级电路ST传递时钟信号CLK、起始脉冲STVP、先前的进位信号CRp和/或之后的进位信号CRq的扫描驱动部SDR的输入信号线和用于向扫描驱动部SDR的各个级电路ST供应驱动电源DRP的电源线。

各条驱动布线DRLI可以布置在第一方向DR1上彼此邻近的至少两个像素PXL之间的区域以及第二方向DR2上彼此邻近的至少两个像素PXL之间的区域中的至少一个区域中。例如，至少一部分驱动布线DRLI可以形成为包括分别沿第一方向DR1及第二方向DR2延伸的多条子布线并经过像素PXL之间的区域的网格型布线，并且可以电连接于至少一个驱动元件DRE。其余的驱动布线DRLI可以分别在第一方向DR1上延伸，并且可以电连接于至少一个驱动元件DRE。

在一实施例中，第一驱动元件DRE1、第二驱动元件DRE2及第三驱动元件DRE3中的每一个可以是包括在任意一个级电路ST(作为一例，第i级电路STi)的任意一个电路元件(作为一例，晶体管或电容器)。例如，第一驱动元件DRE1、第二驱动元件DRE2及第三驱动元件DRE3可以分别是第i级电路STi的第一晶体管T1、第二晶体管T2及第一电容器C1。

在第一驱动元件DRE1、第二驱动元件DRE2及第三驱动元件DRE3周边可以布置有连接于第一驱动元件DRE1、第二驱动元件DRE2及第三驱动元件DRE3的驱动布线DRLI和/或至少一条连接布线CNLI。例如，在第一驱动元件DRE1、第二驱动元件DRE2及第三驱动元件DRE3的周边可以布置有电连接于第一驱动元件DRE1的第一驱动布线DRLI1、电连接于第二驱动元件DRE2的第二驱动布线DRLI2和第三驱动布线DRLI3以及电连接于第三驱动元件DRE3的连接布线CNLI。

在一实施例中，在第一驱动元件DRE1为第i级电路STi的第一晶体管T1的情况下，第一驱动布线DRLI1可以是用于将第一扫描时钟信号SC_CLK1传递到第一驱动元件DRE1的第一时钟布线。并且，第一驱动元件DRE1可以通过连接布线CNLI连接于第一节点Q以响应于第一节点电压而导通，并且可以连接于第i扫描线SLi而通过所述第i扫描线SLi输出第i扫描信号SCi。

在一实施例中，在第二驱动元件DRE2为第i级电路STi的第二晶体管T2的情况下，第二驱动布线DRLI2可以是用于将第二扫描时钟信号SC_CLK2传递到第二驱动元件DRE2的第二时钟布线，第三驱动布线DRLI3可以是用于将第一低电位驱动电源VGL1的电压传递到第二驱动元件DRE2的驱动电源布线。并且，第二驱动元件DRE2可以连接于第i扫描线SLi而将第i扫描线SLi的电压保持或降低至第一低电位驱动电源VGL1的电压。

在一实施例中，在第三驱动元件DRE3为第i级电路STi的第一电容器C1的情况下，第三驱动元件DRE3可以连接于第i扫描线SLi及连接布线CNLI。

在一实施例中，驱动布线DRLI中的至少一部分(作为一例，至少一部分在第二方向DR2上横穿像素PXL之间的布线区域LIA的驱动布线DRLI)可以形成为网格型布线，所述网格型布线包括在显示区域DA分别沿第一方向DR1及第二方向DR2延伸并且彼此电连接的多条子布线。例如，第一驱动布线DRLI1及第二驱动布线DRLI2可以形成为包括各自的子布线的网格型布线。

作为一例，第一驱动布线DRLI1可以包括沿第一方向DR1延伸的第一子布线DRLI1_V以及沿第二方向DR2延伸的第二子布线DRLI1_H。第一驱动布线DRLI1的第一子布线DRLI1_V及第二子布线DRLI_H可以彼此电连接。第一驱动布线DRLI1的第二子布线DRLI_H可以布置在第一像素PXL1与第二像素PXL2之间的布线区域LIA(作为一例，位于布置有第一像素PXL1的像素行与布置有第二像素PXL2的像素行之间并且沿第二方向DR2延伸的布线区域LIA)中，并且可以在所述布线区域LIA沿第二方向DR2延伸。

第二驱动布线DRLI2可以包括沿第一方向DR1延伸的第一子布线DRLI2_V以及沿第二方向DR2延伸的第二子布线DRLI2_H。第二驱动布线DRLI2的第一子布线DRLI2_V及第二子布线DRL2_H可以彼此电连接。

在一实施例中，第二驱动布线DRLI2的第二子布线DRLI2_H可以位于第一驱动布线DRLI1的第二子布线DRLI1_H的周边。例如，第二驱动布线DRLI2的第二子布线DRLI2_H可以与第一驱动布线DRLI1的第二子布线DRLI1_H一同经过第一像素PXL1与第二像素PXL2之间的布线区域LIA，并且可以在所述布线区域LIA沿第二方向DR2延伸。

在一实施例中，连接布线CNLI可以是连接于至少两个驱动元件DRE之间的导电图案(或者，桥接图案)。连接布线CNLI的至少一部分可以经过在第一方向DR1上彼此邻近的至少两个像素PXL之间的布线区域LIA，并且可以在所述至少两个像素PXL之间的布线区域LIA中沿第二方向DR2延伸。

在连接布线CNLI周边布置的像素PXL的第一电极(作为一例，图15至图18的第一电极ELT1)可以不与连接布线CNLI重叠。例如，连接布线CNLI可以在位于在第一方向DR1上邻近的至少两个像素PXL之间的布线区域LIA中沿第二方向DR2横穿至少一个断线区域OPA，并且可以不与在所述第一方向DR1上邻近的至少两个像素PXL的第一电极重叠。

图15及图16是分别示出根据本发明的一实施例的显示装置DD的显示区域DA的剖视图。例如，图15及图16以任意一个子像素SPX以及位于所述子像素SPX周边的任意一个驱动元件DRE(作为一例，第一驱动元件DRE1)为中心示意性地图示了显示区域DA的截面，所述任意一个子像素SPX如图7的实施例所示地包括包含至少一个第一发光元件LD1及至少一个第二发光元件LD2的串联-并联结构的发光部EMU。图15及图16示出了与第一接触电极CNE1、第二接触电极CNE2及中间电极IET的相互位置相关的彼此不同的实施例。

在图15及图16中，作为可以布置于显示区域DA的像素电路层PCL的电路元件的一例，示例性地图示了配备在各个像素电路PXC的任意一个晶体管M(作为一例，包括下部金属层BML的第一晶体管M1)以及配备在各个级电路ST的任意一个驱动元件DRE(作为一例，构成第i级电路STi的第一晶体管T1的第一驱动元件DRE1)的截面。在像素电路层PCL中，除了配备在各个像素电路PXC及级电路ST的电路元件之外还可以布置有各种布线。并且，在图15及图16中，作为可以布置在显示区域DA中的显示层DPL的发光部EMU的一例，示例性地图示如图7的实施例的包括第一发光元件LD1及第二发光元件LD2的发光部EMU的截面。

布置于显示区域DA的子像素SPX可以具有实质上彼此相似的截面结构。但是，构成子像素SPX的电路元件及所述电路元件所包括的电极的尺寸、位置和/或形状等也可以按子像素SPX而不同。

参照图1至图16，显示装置DD可以包括显示面板PNL，所述显示面板PNL包括基底层BSL、像素电路层PCL及显示层DPL。像素电路层PCL及显示层DPL可以彼此重叠地布置在基底层BSL上。作为一例，像素电路层PCL及显示层DPL可以依次布置在基底层BSL的一面上。

并且，显示面板PNL还可以包括布置在显示层DPL上的滤色器层CFL和/或封装层ENC(或者，保护层)。在一实施例中，滤色器层CFL和/或封装层ENC可以直接形成在形成有像素电路层PCL及显示层DPL的基底层BSL的一面上，但不限于此。

基底层BSL可以是刚性(rigid)基板或者柔性(flexible)基板或薄膜，其材料或结构不受特别限制。例如，基底层BSL包括透明或不透明的至少一种绝缘物质，并且可以是单层或多层的基板或薄膜。

像素电路层PCL可以设置在基底层BSL的一面上。像素电路层PCL可以包括构成各个像素PXL的像素电路PXC(作为一例，第一像素电路PXC1、第二像素电路PXC2及第三像素电路PXC3)的电路元件以及构成栅极驱动部GDR的电路元件(作为一例，构成扫描驱动部SDR的级电路ST的驱动元件DRE)。例如，在像素电路层PCL的各个像素区域PXA可以形成有包括第一像素电路PXC1、第二像素电路PXC2及第三像素电路PXC3的第一晶体管M1的多个电路元件。并且，在像素电路层PCL的驱动电路区域DRA(作为一例，在第二方向DR2上彼此邻近的像素区域PXA之间的区域)可以形成有包括级电路ST的第一晶体管T1的多个驱动元件DRE。并且，像素电路层PCL可以包括连接于像素PXL的像素布线PXLI以及连接于驱动元件DRE的驱动布线DRLI。

此外，像素电路层PCL可以包括多个绝缘层。例如，像素电路层PCL可以包括依次布置在基底层BSL的一面上的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和/或钝化层PSV。

像素电路层PCL可以布置在基底层BSL上，并且可以包括第一导电层，所述第一导电层包括第一晶体管M1的下部金属层BML。作为一例，第一导电层可以布置在基底层BSL与缓冲层BFL之间，并且可以包括子像素SPX所包括的第一晶体管M1的下部金属层BML。第一晶体管M1的下部金属层BML可以与第一晶体管M1的栅极电极GE及半导体图案SCP重叠。并且，第一导电层还可以包括预定的布线。例如，第一导电层可以包括在显示区域DA中沿第一方向DR1延伸的布线中的至少一部分布线。

在包括第一导电层的基底层BSL的一面上可以布置有缓冲层BFL。缓冲层BFL可以防止杂质扩散到各个电路元件。

在缓冲层BFL上可以布置有半导体层。半导体层可以包括在像素电路PXC配备的晶体管M的半导体图案SCP。各个半导体图案SCP可以包括与相应晶体管M的栅极电极GE重叠的沟道区域和布置在所述沟道区域两侧的第一导电区域及第二导电区域(作为一例，源极区域及漏极区域)。各个半导体图案SCP可以是利用多晶硅、非晶硅或氧化物半导体等构成的半导体图案。在一实施例中，在至少一个驱动元件DRE利用晶体管形成的情况下，半导体层可以包括所述至少一个驱动元件DRE的半导体图案SCP。

在半导体层上可以布置有栅极绝缘层GI。并且，在栅极绝缘层GI上可以布置有第二导电层。

第二导电层可以包括在像素电路PXC配备的晶体管M的栅极电极GE。并且，第二导电层还可以包括在像素电路PXC配备的各个电容器Cst的一电极和/或桥接图案等。此外，在布置于显示区域DA的至少一条电源线和/或信号线利用多层构成的情况下，第二导电层还可以包括构成所述至少一条电源线和/或信号线的至少一个导电图案。在一实施例中，在至少一个驱动元件DRE利用晶体管形成的情况下，第二导电层可以包括所述至少一个驱动元件DRE的栅极电极GEd。并且，在至少一个驱动元件DRE利用电容器形成的情况下，第二导电层可以包括所述至少一个驱动元件DRE的一电极。

在第二导电层上可以布置有层间绝缘层ILD。并且，在层间绝缘层ILD上可以布置有第三导电层。

第三导电层可以包括在像素电路PXC配备的晶体管M的源极电极SE及漏极电极DE。各个源极电极SE可以电连接于包括在相应晶体管M的半导体图案SCP的一区域(作为一例，源极区域)，并且各个漏极电极DE可以电连接于包括在相应晶体管M的半导体图案SCP的另一区域(作为一例，漏极区域)。并且，第三导电层还可以包括在像素电路PXC配备的各个电容器Cst的一电极、预定布线和/或桥接图案。例如，第三导电层可以包括在显示区域DA中沿第二方向DR2延伸的布线中的至少一部分布线。在一实施例中，在至少一个驱动元件DRE利用晶体管形成的情况下，第三导电层可以包括所述至少一个驱动元件DRE的源极电极SEd及漏极电极DEd。并且，在至少一个驱动元件DRE利用电容器形成的情况下，第二导电层可以包括所述至少一个驱动元件DRE的一电极。

构成第一导电层至第三导电层的各个导电图案、电极和/或布线可以包括至少一种导电物质，从而具有导电性，其构成物质不受特别限制。作为一例，构成第一导电层至第三导电层的各个导电图案、电极和/或布线可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)中的一种以上金属，除此之外，还可以包括多种种类的导电物质。

在第三导电层上可以布置有钝化层PSV。缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD及钝化层PSV中的每一个可以构成为单层或多层，并且可以包括至少一种无机绝缘物质和/或有机绝缘物质。例如，缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD及钝化层PSV中的每一个可以包括包含硅氮化物(SiN

在钝化层PSV上可以布置有显示层DPL。

显示层DPL可以包括子像素SPX的发光部EMU。例如，显示层DPL可以包括在各个子像素SPX的发光区域EA布置的第一电极ELT1及第二电极ELT2、至少一个发光元件LD以及第一接触电极CNE1及第二接触电极CNE2。在一实施例中，各个发光部EMU可以包括多个发光元件LD，所述多个发光元件LD包括第一发光元件LD1及第二发光元件LD2。

并且，显示层DPL还可以包括依次布置在形成有像素电路层PCL的基底层BSL的一面上的绝缘图案和/或绝缘层。例如，显示层DPL可以包括堤图案BNP、第一绝缘层INS1、第一堤BNK1、第二绝缘层INS2、第三绝缘层INS3、第二堤BNK2和/或第四绝缘层INS4。并且，显示层DPL还可以选择性地包括光转换层CCL。

堤图案BNP(也称为“图案”或“壁(wall)图案”)可以设置和/或形成在钝化层PSV上。在一实施例中，堤图案BNP可以以与第一电极ELT1及第二电极ELT2各自的一部分重叠的方式在第一电极ELT1及第二电极ELT2的下部形成为分开布置的离型图案。或者，堤图案BNP可以在子像素SPX的发光区域中EA具有与第一电极ELT1与第二电极ELT2之间的区域对应的开口部或凹陷部，也可以在显示区域DA中形成为整体连接的一体型图案。

通过堤图案BNP，第一电极ELT1及第二电极ELT2可以从发光元件LD的周边向上部方向(作为一例，第三方向DR3)凸出。堤图案BNP和其上部的第一电极ELT1及第二电极ELT2可以在发光元件LD的周边形成反射性的凸出图案。据此，可以提高子像素SPX的光效率。

堤图案BNP可以包括利用无机材料构成的无机绝缘膜或利用有机材料构成的有机绝缘膜。并且，堤图案BNP可以构成为单层或多层。在堤图案BNP上可以形成有发光部EMU的第一电极ELT1及第二电极ELT2。

第一电极ELT1及第二电极ELT2可以包括至少一种导电物质。作为一例，第一电极ELT1及第二电极ELT2可以包括选自包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)等在内的多种金属物质中的至少一种金属或包含它们的合金、诸如铟锡氧化物(ITO：Indium Tin Oxide)、铟锌氧化物(IZO：Indium Zinc Oxide)、铟锡锌氧化物(ITZO：IndiumTin Zinc Oxide)、锌氧化物(ZnO：ZincOxide)、掺杂铝的锌氧化物(AZO：Aluminum doped Zinc Oxide)、掺杂镓的锌氧化物(GZO：Galliumdoped Zinc Oxide)、锌锡氧化物(ZTO：Zinc Tin Oxide)、镓锡氧化物(GTO：GalliumTin Oxide)、掺杂氟的锡氧化物(FTO：Fluorine doped Tin Oxide)之类的导电性氧化物以及诸如PEDOT之类的导电性高分子中的至少一种导电物质，但不限于此。例如，第一电极ELT1及第二电极ELT2也可以包括包含碳纳米管(Carbon Nano Tube)或石墨烯(graphene)等在内的其他导电物质。即，第一电极ELT1及第二电极ELT2可以包括多种导电物质中的至少一种，从而具有导电性。并且，第一电极ELT1及第二电极ELT2可以包括彼此相同或不同的导电物质。

在一实施例中，在各个子像素SPX的发光区域EA可以布置有至少一个第一电极ELT1及至少一个第二电极ELT2。例如，在发光区域EA的中心可以布置有一个第一电极ELT1，在所述第一电极ELT1的两侧可以布置有两个第二电极ELT2。所述第二电极ELT2可以彼此一体地或非一体地连接而接收相同的信号或电源。布置于各个发光区域EA的第一电极ELT1及第二电极ELT2各自的数量、形状、尺寸和/或位置可以根据实施例而多样地变更。

在一实施例中，第一电极ELT1及第二电极ELT2中的至少一个也可以布置在驱动电路区域DRA中。例如，电连接于第二像素电源线PL2的第二电极ELT2也可以布置在驱动电路区域DRA中，从而屏蔽或降低可能由于驱动元件DRE而产生的耦合作用。在一实施例中，第二电极ELT2可以以与在像素区域PXA相似的形状形成在驱动电路区域DRA，但实施例不限于此。

第一电极ELT1及第二电极ELT2中的每一个可以构成为单层或多层。作为一例，第一电极ELT1及第二电极ELT2可以包括包含反射性的导电物质(作为一例，金属)的反射电极层。并且，第一电极ELT1及第二电极ELT2还可以选择性地包括布置于反射电极层的上部和/或下部的透明电极层和覆盖反射电极层和/或透明电极层的上部的导电性覆盖层中的至少一个。

在第一电极ELT1及第二电极ELT2上可以布置有第一绝缘层INS1。在一实施例中，第一绝缘层INS1可以包括用于将第一电极ELT1及第二电极ELT2分别连接到第一接触电极CNE1及第二接触电极CNE2的多个接触孔(作为一例，图17的第三接触孔CH3及第四接触孔CH4)。在另一实施例中，第一绝缘层INS1可以形成在形成有第一电极ELT1及第二电极ELT2的显示区域DA的整个表面上，并且包括暴露第一电极ELT1及第二电极ELT2中的每一个的一部分的开口部。在第一绝缘层INS1形成有接触孔的区域(或者，第一绝缘层INS1开口的区域)中，第一电极ELT1及第二电极ELT2可以分别电连接于第一接触电极CNE1及第二接触电极CNE2。在又一实施例中，第一绝缘层INS1也可以仅局部地布置在排列有发光元件LD的区域的下部。

第一绝缘层INS1可以构成为单层或多层，并且可以包括至少一种无机绝缘物质和/或有机绝缘物质。在一实施例中，第一绝缘层INS1可以包括包含硅氮化物(SiN

由于第一电极ELT1及第二电极ELT2被第一绝缘层INS1覆盖，因此可以防止第一电极ELT1及第二电极ELT2在后续工艺中损伤。并且，可以防止第一电极ELT1及第二电极ELT2与发光元件LD不适当地连接而发生短路缺陷。

在形成有第一电极ELT1、第二电极ELT2及第一绝缘层INS1的显示区域DA上可以布置有第一堤BNK1。第一堤BNK1可以具有与子像素SPX的发光区域EA对应的开口部，并且可以以包围所述子像素SPX的发光区域EA的方式形成于非发光区域NEA。据此，可以规定(或者，划分)要供应发光元件LD的各个发光区域EA。在一实施例中，第一堤BNK1可以包括包含黑色矩阵物质等在内的阻光性和/或反射性的物质。据此，可以防止子像素SPX之间的光干涉。

在被第一堤BNK1包围的各个发光区域EA可以供应有发光元件LD。发光元件LD可以通过施加到各个第一电极ELT1(或者，在分离成子像素SPX中的每一个的第一电极ELT1之前的第一对齐布线)及各个第二电极ELT2(或者，由子像素SPX的第二电极ELT2形成的第二对齐布线)的第一对齐信号及第二对齐信号而在第一电极ELT1与第二电极ELT2之间对齐。例如，供应到各个发光区域EA的发光元件LD可以以第一端部EP1朝向第一电极ELT1且第二端部EP2朝向第二电极ELT2的方式沿第二方向DR2或斜线方向等排列。

在发光元件LD的一部分上，可以布置有第二绝缘层INS2(或者，也称为“绝缘图案”)。例如，第二绝缘层INS2可以局部地布置于包括所述发光元件LD的中央部分的一部分上，以使在相应子像素SPX的发光区域EA对齐的发光元件LD的第一端部EP1及第二端部EP2暴露。若在发光元件LD的上部形成第二绝缘层INS2，则可以稳定地固定发光元件LD，并且可以稳定地分离第一接触电极CNE1及第二接触电极CNE2。

第二绝缘层INS2可以构成为单层或多层，并且可以包括至少一种无机绝缘物质和/或有机绝缘物质。例如，第二绝缘层INS2可以包括包含硅氮化物(SiN

在未被第二绝缘层INS2覆盖的发光元件LD的两端部(即，第一端部EP1及第二端部EP2)上，可以形成有第一接触电极CNE1、第二接触电极CNE2及中间电极IET中的彼此不同的电极。例如，在第一发光元件LD1的第一端部EP1上可以布置有第一接触电极CNE1，在第一发光元件LD1的第二端部EP2上可以布置有中间电极IET。在第二发光元件LD2的第一端部EP1上可以布置有中间电极IET，在第二发光元件LD2的第二端部EP2上可以布置有第二接触电极CNE2。

另外，在图15及图16中，布置于第一发光元件LD1的第二端部EP2上的中间电极IET与布置于第二发光元件LD2的第一端部EP1上的中间电极IET被图示为彼此分离，但是所述中间电极IET可以是一体地或非一体地连接的一个中间电极IET。例如，当从平面上观察时，布置于第一发光元件LD1的第二端部EP2上的中间电极IET与布置于第二发光元件LD2的第一端部EP1上的中间电极IET可以一体地连接。

并且，在图15及图16中，虽然第一电极ELT1与第一接触电极CNE1被图示为彼此分离，但是第一电极ELT1与第一接触电极CNE1可以在未图示的区域中通过至少一个接触孔(或者，接触部)彼此连接。相似地，在图15及图16中，虽然第二电极ELT2与第二接触电极CNE2被图示为彼此分离，但是第二电极ELT2与第二接触电极CNE2可以在未图示的区域中通过至少一个接触孔(或者，接触部)彼此连接。

此外，在图15及图16中，虽然第一晶体管M1与第一电极ELT1被图示为彼此分离，但是各个子像素SPX的第一晶体管M1与第一电极ELT1可以在未图示的区域中通过至少一个接触孔(或者，接触部)彼此连接。例如，子像素SPX的第一电极ELT1可以独立地连接于各个的像素电路PXC。

子像素SPX的第二电极ELT2及第二接触电极CNE2可以在未图示的区域中连接于第二像素电源线PL2。例如，子像素SPX的第二电极ELT2可以共同连接于第二像素电源线PL2，并且子像素SPX的第二接触电极CNE2可以通过各个第二电极ELT2电连接于第二像素电源线PL2。

子像素SPX中的每一个的中间电极IET可以通过至少一个第一发光元件LD1连接于相应子像素SPX的第一接触电极CNE1。并且，子像素SPX中的每一个的中间电极IET可以通过至少一个第二发光元件LD2连接于相应子像素SPX的第二接触电极CNE2。例如，子像素SPX中的每一个的中间电极IET可以电连接于相应子像素SPX的第一发光元件LD1与第二发光元件LD2之间。

第一接触电极CNE1可以以与第一电极ELT1的一部分重叠的方式布置在所述第一电极ELT1的上部，第二接触电极CNE2可以以与第二电极ELT2的一部分重叠的方式布置在所述第二电极ELT2的上部。中间电极IET可以以与第一电极ELT1及第二电极ELT2中的每一个的另一部分重叠的方式布置在所述第一电极ELT1及第二电极ELT2的上部。

第一接触电极CNE1、第二接触电极CNE2和/或中间电极IET可以形成于彼此相同或不同的层。例如，第一接触电极CNE1、第二接触电极CNE2及中间电极IET的相互位置和/或形成顺序可以根据实施例而多样地变更。

在图15的实施例中，可以首先在第二绝缘层INS2上形成中间电极IET。中间电极IET可以通过直接接触于第一发光元件LD1的第二端部EP2及第二发光元件LD2的第一端部EP1而连接在第一发光元件LD1与第二发光元件LD2之间，但不限于此。之后，可以以至少覆盖中间电极IET的方式在各个发光区域EA形成第三绝缘层INS3，并且在形成有所述第三绝缘层INS3的各个发光区域EA形成第一接触电极CNE1及第二接触电极CNE2。第一接触电极CNE1及第二接触电极CNE2可以同时或依次地形成。第一接触电极CNE1可以通过直接接触于第一发光元件LD1的第一端部EP1而连接于第一发光元件LD1的第一端部EP1，第二接触电极CNE2可以通过直接接触于第二发光元件LD2的第二端部EP2而连接于第二发光元件LD2的第二端部EP2，但不限于此。中间电极IET与第一接触电极CNE1及第二接触电极CNE2的布置和/或形成顺序可以变更。如图15的实施例所示，在将布置于各个发光元件LD的第一端部EP1及第二端部EP2上的电极布置在彼此不同的层的情况下，可以稳定地分离所述电极，并且防止短路缺陷。

在图16的实施例中，第一接触电极CNE1、第二接触电极CNE2及中间电极IET可以布置于显示层DPL的相同层，并且可以彼此同时或依次地形成。在这种情况下，第三绝缘层INS3可以省略。在图16的实施例中，通过将在发光元件LD的第一端部EP1以及第二端部EP2上布置的电极同时形成于同一层，可以简化像素工艺并提高显示装置DD的制造效率。

另外，如图6的实施例所示，在各个子像素SPX包括单个发光元件LD或者包括包含单个串联端的并联结构的发光部EMU的情况下，所述子像素SPX可以不包括中间电极IET。在这种情况下，第一接触电极CNE1可以布置于(多个)发光元件LD的(多个)第一端部EP1上，第二接触电极CNE2可以布置于(多个)发光元件LD的(多个)第二端部EP2上。

第一接触电极CNE1、第二接触电极CNE2及中间电极IET可以包括至少一种导电物质。在一实施例中，第一接触电极CNE1、第二接触电极CNE2及中间电极IET可以包括透明的导电性物质，以使从发光元件LD发出的光能够透射。

在一实施例中，显示面板PNL可以包括设置于发光元件LD的上部的光转换层CCL。例如，在排列有发光元件LD的各个发光区域EA可以布置有光转换层CCL。

并且，显示面板PNL还可以包括以与第一堤BNK1重叠的方式布置于非发光区域NEA的第二堤BNK2。第二堤BNK2可以规定(或者，划分)要形成光转换层CCL的各个发光区域EA。在一实施例中，第二堤BNK2也可以与第一堤BNK1整合。第一堤BNK1和第二堤BNK2也可以布置在像素PXL之间的驱动电路区域DRA中。

第二堤BNK2可以包括包含黑色矩阵物质等在内的阻光性和/或反射性的物质。据此，可以防止子像素SPX之间的光干涉。第二堤BNK2可以包括与第一堤BNK1相同或不同的物质。

光转换层CCL可以包括转换从发光元件LD发出的光的波长和/或颜色的波长转换粒子(或者，颜色转换粒子)和/或散射从发光元件LD发出的光而提高发光效率的光散射粒子SCT。作为一例，在各个发光部EMU上，可以设置有包括至少一种量子点(QD)(作为一例，红色、绿色和/或蓝色量子点)的波长转换粒子和/或包括光散射粒子SCT的各个光转换层CCL。

例如，在任意一个子像素SPX被设定为红色(或者，绿色)的子像素，并且在所述子像素SPX的发光部EMU设置有蓝色的发光元件LD的情况下，在所述子像素SPX的发光部EMU上可以布置有用于将蓝色的光转换为红色(或者，绿色)的光的红色(或者，绿色)的量子点QD。并且，光转换层CCL还可以包括光散射粒子SCT。

在子像素SPX的包括发光部EMU和/或光转换层CCL的基底层BSL的一面上可以形成有第四绝缘层INS4。例如，第四绝缘层INS4可以形成在显示区域DA的整个表面。

在一实施例中，第四绝缘层INS4可以包括有机和/或无机绝缘膜，并且可以实质上平坦化显示层DPL的表面。第四绝缘层INS4可以保护发光部EMU和/或光转换层CCL。

在第四绝缘层INS4上可以布置有滤色器层CFL。

滤色器层CFL可以包括与子像素SPX的颜色对应的滤色器CF。例如，滤色器层CFL可以包括在第一子像素SPX1的第一发光部EMU1上布置的第一滤色器CF1、在第二子像素SPX2的第二发光部EMU2上布置的第二滤色器CF2以及在第三子像素SPX3的第三发光部EMU3上布置的第三滤色器CF3。在一实施例中，第一滤色器CF1、第二滤色器CF2及第三滤色器CF3可以以彼此重叠的方式布置在非发光区域NEA及驱动电路区域DRA等中，从而阻挡子像素SPX之间的光干涉。在另一实施例中，第一滤色器CF1、第二滤色器CF2及第三滤色器CF3可以彼此分离而形成在第一发光部EMU1、第二发光部EMU2及第三发光部EMU3(尤其，所述第一发光部EMU1、第二发光部EMU2及第三发光部EMU3中的每一个的发光区域EA)中的每一个的上部，并且在所述第一滤色器CF1、第二滤色器CF2及第三滤色器CF3之间布置有单独的阻光图案等。

在滤色器层CFL上可以布置有封装层ENC。封装层ENC可以包括包含第五绝缘层INS5的至少一个有机和/或无机绝缘膜。第五绝缘层INS5可以形成在显示区域DA的整个表面上以覆盖像素电路层PCL、显示层DPL和/或滤色器层CFL。

第五绝缘层INS5可以构成为单层或多层，并且可以包括至少一种无机绝缘物质和/或有机绝缘物质。作为一例，第五绝缘层INS5可以包括包含硅氮化物(SiN

图17是示出根据本发明的一实施例的显示装置DD的显示区域DA的平面图。例如，图17以布置有图14的第二像素PXL2的第二像素区域PXA2为中心示出关于显示层DPL的结构的实施例。并且，在图17中，以位于第二像素PXL2周边的方式形成于像素电路层PCL的一部分构成(作为一例，至少一条布线和/或驱动元件DRE)以虚线图示。包括第一像素PXL1、第二像素PXL2及第三像素PXL3在内的像素PXL可以具有实质上彼此相似或相同的结构。并且，构成各个像素PXL的子像素SPX的发光部EMU可以具有实质上彼此相似或相同的结构。

图18是示出根据本发明的一实施例的显示装置DD的显示区域DA的剖视图。例如，图18示出了与图17的II～II'线对应的显示区域DA的截面的一例。

参照图1至图17，各个发光部EMU可以包括至少一个第一电极ELT1、至少一个第二电极ELT2、至少一个发光元件LD、第一接触电极CNE1及第二接触电极CNE2。在一实施例中，各个发光部EMU可以包括布置于至少两个串联端子的多个发光元件LD，并且还可以包括连接在所述串联端子之间的至少一个中间电极IET。

在一实施例中，发光部EMU可以包括位于发光区域EA的中央的第一电极ELT1以及位于所述第一电极ELT1的两侧的多个第二电极ELT2。在各个像素区域PXA(作为一例，发光区域EA)中，发光部EMU中的每一个的第一电极ELT1可以沿第一方向DR1延伸。发光部EMU中的每一个的第二电极ELT2可以与在相应子像素SPX的发光部EMU布置的各个第一电极ELT1相面对，并且沿第一方向DR1延伸。子像素SPX中的每一个的第一电极ELT1及第二电极ELT2可以沿第二方向DR2彼此间隔开。

在一实施例中，位于第一电极ELT1的左侧的第二电极ELT2可以与邻近于相应子像素SPX的左侧的相邻子像素SPX的第二电极ELT2(作为一例，在所述相邻子像素SPX位于第一电极ELT1的右侧的第二电极ELT2)一体地连接。相似地，位于第一电极ELT1的右侧的第二电极ELT2可以与邻近于相应子像素SPX的右侧的相邻子像素SPX的第二电极ELT2(作为一例，在所述相邻子像素SPX中位于第一电极ELT1的左侧的第二电极ELT2)一体地连接。在一实施例中，布置于显示区域DA的第二电极ELT2可以在所述显示区域DA的内部和/或周边一体地或非一体地彼此连接。

子像素SPX中的每一个的第一电极ELT1可以以位于像素电路层PCL与各个第一接触电极CNE1之间的方式布置于显示层DPL。并且，子像素SPX中的每一个的第一电极ELT1可以通过各个第一接触孔CH1单独地连接于在像素电路层PCL布置的相应子像素SPX的像素电路PXC，并且可以通过各个第三接触孔CH3连接于相应子像素SPX的第一接触电极CNE1。据此，各个子像素SPX的像素电路PXC可以电连接于发光部EMU的第一接触电极CNE1。

设置于显示区域DA的子像素SPX的第一电极ELT1可以首先在像素制造工艺中形成为彼此连接。例如，第一电极ELT1可以形成为与浮置图案FPT一体地连接而构成第一对齐布线。浮置图案FPT可以通过第五接触孔CH5连接于像素电路层PCL的第一像素电源线PL1。据此，在发光元件LD的对齐工艺中，可以通过第一像素电源线PL1向第一对齐布线供应第一对齐信号。在完成发光元件LD的对齐工艺之后，可以在第五接触孔CH5周边断开第一对齐布线而断开第一电极ELT1与第一像素电源线PL1之间的连接。例如，通过在位于浮置图案FPT的周边(作为一例，上端区域及下端区域)的断线区域OPA(也称为“开放区域”或“蚀刻区域”)中断开第一对齐布线，可以将所述第一对齐布线分离为子像素SPX的第一电极ELT1和浮置图案FPT。并且，可以在位于相邻的像素行之间的布线区域LIA等的断线区域OPA断开第一对齐布线，从而分离相邻的子像素SPX的第一电极ELT1。据此，子像素SPX的第一电极ELT1可以彼此分离，从而可以单独地驱动子像素SPX。

子像素SPX的第二电极ELT2可以以位于像素电路层PCL与各个第二接触电极CNE2之间的方式布置于显示层DPL。并且，子像素SPX的第二电极ELT2可以与各个第一电极ELT1隔开而位于所述第一电极ELT1的周边。

子像素SPX的第二电极ELT2可以通过第二接触孔CH2电连接于第二像素电源线PL2。子像素SPX的第二电极ELT2可以彼此一体地或非一体地连接，并且可以共同连接于第二像素电源线PL2。作为一例，在第一方向DR1和/或第二方向DR2上彼此邻近的子像素SPX的第二电极ELT2可以集成为一个一体型电极，并且可以通过至少一个第二接触孔CH2电连接于布置在像素电路层PCL的第二像素电源线PL2。

例如，第一像素PXL1的子像素SPX及第二像素PXL2的子像素SPX中的在第一方向DR1上依次布置的子像素SPX的第二电极ELT2可以集成为一个一体型电极，并且可以通过至少一个第二接触孔CH2电连接于第二像素电源线PL2。作为一例，第一像素PXL1、第二像素PXL2及第三像素PXL3的第一子像素SPX1的第二电极ELT2可以集成为一个一体型电极。相似地，第一像素PXL1、第二像素PXL2及第三像素PXL3的第二子像素SPX2的第二电极ELT2可以集成为一个一体型电极，并且第一像素PXL1、第二像素PXL2及第三像素PXL3的第三子像素SPX3的第二电极ELT2可以集成为一个一体型电极。

第二电极ELT2可以在发光元件LD的对齐工艺中通过第二像素电源线PL2接收第二对齐信号。第一对齐信号和第二对齐信号可以具有彼此不同的波形、电位和/或相位。据此，在第一对齐布线与第二电极ELT2(或者，由所述第二电极ELT2形成的第二对齐布线)之间形成电场，从而发光元件LD可以在第一对齐布线与第二电极ELT2之间对齐。

在实际驱动显示装置DD时，可以通过第二像素电源线PL2向第二电极ELT2供应第二像素电源VSS。据此，驱动电流可以在各个子像素SPX流动。

第一电极ELT1及第二电极ELT2可以在各个发光区域EA中沿第一方向DR1延伸并且沿第二方向DR2彼此隔开。但是，第一电极ELT1及第二电极ELT2的形状、尺寸、数量、位置和/或它们的相互布置结构等可以根据实施例多样地变更。

在布置有第一电极ELT1及第二电极ELT2等的显示区域DA中可以布置有第一堤BNK1。第一堤BNK1可以布置为包围子像素SPX中的每一个的发光区域EA。并且，第一堤BNK1可以包括位于在第一方向DR1上彼此邻近的像素PXL之间布置的布线区域LIA中的至少一个区域的开口部。例如，第一堤BNK1可以包括位于在第一方向DR1上邻近的像素PXL和/或子像素SPX的第一电极ELT1之间的断线区域OPA及与其周边区域对应的开口部。

发光元件LD可以在各个发光区域EA中在第一电极ELT1与第二电极ELT2之间对齐。发光元件LD在第一电极ELT1与第二电极ELT2之间布置和/或对齐可以意味着当从平面上观察时发光元件LD中的每一个的至少一部分位于第一电极ELT1与第二电极ELT2之间的区域。并且，各个发光元件LD可以与位于周边的第一电极ELT1和/或第二电极ELT2重叠或不重叠。在一实施例中，各个发光元件LD可以包括电连接于第一电极ELT1的第一端部EP1及电连接于第二电极ELT2的第二端部EP2。

在一实施例中，发光元件LD可以以分散在溶液(作为一例，发光元件混合液或发光元件墨)内的形态制备，从而可以通过喷墨方式或狭缝涂覆方式等供应到各个发光区域EA。若在发光元件LD被供应到各个发光区域EA的状态下向子像素SPX的第一电极ELT1及第二电极ELT2(或者，第一对齐布线及第二对齐布线)分别施加第一对齐信号及第二对齐信号，则发光元件LD在第一电极ELT1与第二电极ELT2之间对齐。在发光元件LD对齐之后，可以通过干燥工艺等去除溶剂。

在一实施例中，发光元件LD可以包括在第一电极ELT1与任意一个第二电极ELT2(作为一例，位于第一电极ELT1的右侧的第二电极ELT2)之间对齐的第一发光元件LD1和在第一电极ELT1与另一个第二电极ELT2(作为一例，位于第一电极ELT1的左侧的第二电极ELT2)之间对齐的第二发光元件LD2。在第一发光元件LD1的第一端部EP1上可以布置有第一接触电极CNE1，在第一发光元件LD1的第二端部EP2上可以布置有中间电极IET。在第二发光元件LD2的第一端部EP1上可以布置有中间电极IET，在第二发光元件LD2的第二端部EP2上可以布置有第二接触电极CNE2。

各个第一接触电极CNE1可以以电连接于在相应发光区域EA中对齐的第一发光元件LD1的第一端部EP1的方式布置在所述第一端部EP1上。在一实施例中，各个第一接触电极CNE1可以通过至少一个第三接触孔CH3电连接于各个第一电极ELT1，并且可以通过所述第一电极ELT1电连接于相应子像素SPX的像素电路PXC，并且可以通过所述像素电路PXC电连接于第一像素电源线PL1。

各个中间电极IET可以以电连接于在相应发光区域EA中对齐的第一发光元件LD1的第二端部EP2及第二发光元件LD2的第一端部EP1的方式布置在第一发光元件LD1的第二端部EP2及第二发光元件LD2的第一端部EP1上。各个中间电极IET可以通过第一发光元件LD1及第二发光元件LD2电连接于第一接触电极CNE1及第二接触电极CNE2。

各个第二接触电极CNE2可以以电连接于在相应发光区域EA中对齐的第二发光元件LD2的第二端部EP2的方式布置在第二发光元件LD2的第二端部EP2上。各个第二接触电极CNE2可以通过至少一个第四接触孔CH4电连接于各个第二电极ELT2，并且可以通过所述第二电极ELT2电连接于第二像素电源线PL2。

参照图1至图18，子像素SPX的第一电极ELT1可以不与驱动布线DRLI和/或连接布线CNLI重叠。例如，包括在第一像素PXL1的子像素SPX的第一电极ELT1及包括在第二像素PXL2的子像素SPX的第一电极ELT1可以在第一方向DR1上以第一驱动布线DRLI1的宽度以上的距离彼此隔开，并且可以不与第一驱动布线DRLI1重叠。并且，包括在第一像素PXL1的子像素SPX的第一电极ELT1及包括在第二像素PXL2的子像素SPX的第一电极ELT1可以在第一方向DR1上以第二驱动布线DRLI2的宽度以上的距离彼此隔开，并且可以不与第二驱动布线DRLI2重叠。

作为一例，在第一像素PXL1的子像素SPX及第二像素PXL2的子像素SPX中，在第一方向DR1上依次布置的子像素SPX的第一电极ELT1可以在第一方向DR1上将第一驱动布线DRLI1及第二驱动布线DRLI2置于之间而彼此隔开，并且可以不与第一驱动布线DRLI1及第二驱动布线DRLI2重叠。

在一实施例中，在第一方向DR1上彼此相邻的像素PXL和/或子像素SPX的第一电极ELT1可以在布置有所述驱动布线DRLI及连接布线CNLI的布线区域LIA中以足够的距离彼此隔开，从而不与驱动布线DRLI及连接布线CNLI重叠。例如，在为了将第一对齐布线分离为子像素SPX的第一电极ELT1及浮置图案FPT而蚀刻所述第一对齐布线的过程中，可以扩展第一对齐布线的蚀刻区域，使得子像素SPX的第一电极ELT1不与驱动布线DRLI及连接布线CNLI重叠。

在一实施例中，堤图案BNP(作为一例，图15及图16的堤图案BNP)可以不设置于布线区域LIA等，但实施例不限于此。在一实施例中，第一驱动布线DRLI1及第二驱动布线DRLI2可以与布置在像素电路层PCL的第一导电层并且沿第一方向DR1延伸的至少一条布线LI_V(作为一例，像素布线PXLI中的与第一驱动布线DRLI1及第二驱动布线DRLI2交叉的至少一条布线)重叠。

根据上述的实施例，可以在像素PXL之间布置驱动电路(作为一例，扫描驱动部SDR和/或包括其的栅极驱动部GDR)的驱动元件DRE。据此，可以减少显示装置DD的制造成本，并且可以缩小非显示区域NA。

并且，根据上述实施例，可以以使像素PXL的第一电极ELT1不与驱动电路的布线(作为一例，连接于驱动元件DRE的驱动布线DRLI及连接布线CNLI)交叉的方式布置和/或形成像素PXL的第一电极ELT1。例如，像素PXL的第一电极ELT1可以形成为，在第二方向DR2上横穿在第一方向DR1上邻近的像素PXL之间的布线区域LIA的驱动电路的布线(作为一例，用于分别传递时钟信号CLK、起始脉冲STVP和/或进位信号的驱动布线DRLI以及分别在显示区域DA的一区域中沿第二方向DR2延伸而连接至少两个驱动元件DRE的连接布线CNLI)的至少一部分不与在第一方向DR1上邻近的像素PXL的第一电极ELT1重叠。

据此，可以缩小或防止可能在像素PXL的第一电极ELT1与驱动电路的布线之间形成的寄生电容。并且，可以减小或防止形成于像素PXL和/或子像素SPX的寄生电容的偏差。据此，可以减小或防止像素PXL和/或子像素SPX之间的特性偏差，并且可以改善显示装置DD的画质。

本发明的技术思想根据上述的实施例进行了具体描述，但是需要注意的是，上述的实施例用于说明，并非用于限定。并且，只要是本发明所属技术领域的普通技术人员就应该理解，在本发明的技术思想的范围内可以实现多种变形例。

本发明的范围并不局限于说明书的详细说明中所记载的内容，而应由权利要求来确定。并且，从权利要求的含义、范围及其等同概念导出的所有变更或变形的形态应解释为包含于本发明的范围。