一种半导体保护器件

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体保护器件。

背景技术

随着集成电路的快速发展，低工作电压的集成电路(Integrated Circuit，IC)已逐渐普及，用于此类低工作电压的静电放电(Electro-Static discharge，ESD)防护器件需求也日趋紧迫，成为分立器件重要的发展方向。可控硅(Silicon Controlled Rectifier，SCR)器件作为一种泄放电流能力强、钳位电压低的保护器件，其触发电压较大，必须有新的改进结构来降低开启电压，才能拓宽SCR在ESD保护领域的使用范围。

目前常见的降低可控硅触发电压主要分为两类，一类是增加内部触发结构，即改变SCR的内部结构，主要采取增加一种或者两种重掺杂注入区，使得SCR的触发电压转化为重掺杂区的雪崩击穿电压，或者增加NMOS器件，并将NMOS的栅接地，利用MOS的漏极和衬底击穿电压低的特点降低开启电压，这些方法能够实现将SCR的开启电压降至10伏以下，一般不会低于6V；另一类是增加外部触发结构，这种方式不改变SCR内部结构，额外增加RC触发电路或者二极管串触发结构，其中RC触发的SCR其静态击穿电压仍然较高，只是在快速脉冲信号来临时会快速泄放大电流，二极管触发的可控硅器件比较常见，如图1所示，其优点是可以通过调整二极管的数量来调整触发电压大小，但是实际制造过程中，二极管的漏电流很大，多个二极管串联有达林顿效应，即到衬底的电流被逐级放大，最后漏电流变的很可观，导致不能适用于低压电路的保护。

此外，在高速数据传输线路中，除了低工作电压的要求外，对保护器件的电容要求也非常严苛，在诸如通用串行总线USB3.1/USB3.2以及雷电接口Thunderbolt3等数据接口上，器件的寄生电容必须小于0.3pF才不影响信号的完整性，因此在降低SCR的开启电压时，还需避免增加的触发部分引入较大的寄生电容。

发明内容

为了解决以上技术问题，本发明提供了一种低工作电压低漏流低电容的半导体保护器件，通过在传统双向可控硅整流器结构上增加二极管和MOS组合的触发电路来降低开启电压，器件具有较低的漏电流，并且只增加很小的寄生电容。

本发明所解决的技术问题可以采用以下技术方案实现：

一种半导体保护器件，包括：分别连接于一第一引脚和一第二引脚之间的基本单元和触发单元，所述基本单元和所述触发单元分别形成于一半导体基板中，所述基本单元为可控硅整流器；

所述触发单元包括触发晶体管和二极管组件，所述触发晶体管的栅极和漏极分别通过所述二极管组件连接所述第一引脚和所述第二引脚，所述触发晶体管的源极连接所述可控硅整流器的控制极。

优选地，所述可控硅整流器包括双向可控硅，则所述触发晶体管包括第一晶体管，所述二极管组件包括第一二极管串和第二二极管串；

所述第一二极管串的阳极连接所述第一引脚，所述第一二极管串的阴极连接所述第一晶体管的栅极和漏极；所述第二二极管串的阳极连接所述第二引脚，所述第二二极管串的阴极连接所述第一晶体管的栅极和漏极，所述第一晶体管的源极连接所述双向可控硅的控制极。

优选地，所述双向可控硅包括：

第一P型阱区，所述第一P型阱区内形成有一第一P型重掺杂区，所述第一P型重掺杂区作为所述双向可控硅的控制极；

两个第一N型阱区，分别形成于所述第一P型阱区的两侧，每一所述第一N型阱区内分别形成有第一N型重掺杂区以及位于所述第一N型重掺杂区两侧的第二P型重掺杂区，左侧所述第一N型阱区内的所述第一N型重掺杂区和两侧所述第二P型重掺杂区短接并连接至所述第一引脚；右侧所述第一N型阱区内的所述第一N型重掺杂区和两侧所述第二P型重掺杂区短接并连接至所述第二引脚。

优选地，所述第一晶体管包括：

第二P型阱区，形成于所述第一P型阱区内，所述第二P型阱区内形成有第三P型掺杂区、第四P型重掺杂区以及位于所述第三P型掺杂区两侧的第二N型重掺杂区，右侧所述第二N型重掺杂区和所述第四P型重掺杂区与所述第一P型重掺杂区短接；

第一多晶硅层，形成于所述半导体基板的上方，且覆盖所述第三P型掺杂区的上方，所述第一多晶硅层和左侧所述第二N型重掺杂区短接并连接至所述第二二极管串的阴极。

优选地，所述可控硅整流器包括第一单向可控硅和第二单向可控硅，所述第一单向可控硅和所述第二单向可控硅反并联连接形成双向可控硅，则所述触发晶体管包括第二晶体管和第三晶体管，所述二极管组件包括第一二极管串和第二二极管串；

所述第三二极管串的阳极连接所述第一引脚，所述第三二极管串的阴极连接所述第二晶体管的栅极和漏极，所述第二晶体管的源极连接所述第一单向可控硅的控制极；所述第四二极管串的阳极连接所述第二引脚，所述第四二极管串的阴极连接所述第三晶体管的栅极和漏极，所述第三晶体管的源极连接所述第二单向可控硅的控制极。

优选地，所述第一单向可控硅和所述第二单向可控硅分别包括：

第二N型阱区，所述第二N型阱区内形成有第六P型重掺杂区；

第三P型阱区，所示第三P型阱区内形成有第四N型重掺杂区。

优选地，所述第二晶体管和所述第三晶体管分别包括：

第四P型阱区，形成于所述第三P型阱区内，所述第四P型阱区内形成有第七P型重掺杂区、第八P型重掺杂区以及位于所述第七P型重掺杂区两侧的第五N型重掺杂区，所述第八P型重掺杂区桥接在所述第四P型阱区和所述第三P型阱区之间，右侧所述第五N型重掺杂区与所述第八P型重掺杂区短接并作为所述控制极；

第二多晶硅层，形成于所述半导体基板的上方，且覆盖所述第七P型重掺杂区的上方，所述第二多晶硅层和左侧所述第五N型重掺杂区短接；

所述第一二极管串和所述第二二极管串分别包括：第三N型阱区，所述第三N型阱区内形成有第九P型重掺杂区，左侧所述第五N型重掺杂区桥接在所述第四P型阱区和所述第三N型阱区之间；

第六N型重掺杂区，形成于所述第二N型阱区内，所述第六N型重掺杂区与所述第九P型重掺杂区短接。

优选地，所述第一二极管串和所述第二二极管串分别包括串联连接的复数个二极管。

优选地，所述所述触发单元位于所述半导体基板中的所述可控硅整流器的一侧或两侧；所述二极管组件位于所述触发晶体管的两侧。

优选地，还包括：深槽隔离结构，形成于所述可控硅整流器和所述触发单元之间，以及所述触发晶体管和所述二极管组件之间。

本发明技术方案的优点或有益效果在于：

本发明提供一种低工作电压低漏流低电容的半导体保护器件，通过在传统双向可控硅整流器结构上增加触发晶体管和二极管组件组合的触发单元来降低开启电压，器件具有较低的漏电流，并且只增加很小的寄生电容。

附图说明

图1为现有技术中，二极管串触发结构的半导体保护器件等效电路示意图；

图2为本发明的较佳实施例中，半导体保护器件的结构框图；

图3为本发明的较佳实施例1中，双向可控硅对应触发单元的半导体保护器件等效电路示意图；

图4为本发明的较佳实施例1中，半导体保护器件的俯视示意图；

图5为本发明的较佳实施例1中，可控硅整流器的剖面示意图；

图6为本发明的较佳实施例1中，触发单元的剖面示意图；

图7为本发明的较佳实施例1中，伏安(IV)特性曲线的示意图；

图8为本发明的较佳实施例2中，单向可控硅反并联对应触发单元的半导体保护器件等效电路示意图；

图9为本发明的较佳实施例2中，半导体保护器件的俯视示意图；

图10为本发明的较佳实施例2中，E-E’的剖面示意图；

图11为本发明的较佳实施例2中，F-F’的剖面示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图2，本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种半导体保护器件，包括：分别连接于一第一引脚PAD1和一第二引脚PAD2之间的基本单元100和触发单元200，基本单元100和触发单元200分别形成于一半导体基板1中，基本单元100为可控硅整流器；

触发单元200包括触发晶体管和二极管组件，触发晶体管的栅极和漏极分别通过二极管组件连接外露的第一引脚PAD1和第二引脚PAD2，触发晶体管的源极连接可控硅整流器的控制极。

具体的，在本实施例中，以可控硅整流器(SCR)为基本单元100，增加触发晶体管和二极管组件组合的触发单元200，形成双向对称的结构，主要包括：半导体基板1、可控硅整流器和触发单元200。可控硅整流器和触发单元200位于半导体基板1中，可控硅整流器的一端通过金属连接至外露的第一引脚PAD1，另一端通过金属连接至外露的第二引脚PAD2；触发单元200由触发晶体管和二极管组件构成，触发晶体管的栅极和漏极短接，并分别通过二极管组件连接外露的第一引脚PAD1和第二引脚PAD2，触发晶体管的源极连接至可控硅整流器的控制极，所形成的半导体保护器件具有PAD1-PAD2和PAD2-PAD1双向同等的ESD和大浪涌的保护能力。

通过在传统可控硅整流器结构上增加触发单元，在第一引脚PAD1或第二引脚PAD2发生ESD和大浪涌时，通过二极管组件传递到触发晶体管的栅极，当栅极电压高于触发晶体管的阈值电压时，触发晶体管由关断转为导通状态，从而为可控硅整流器的控制极提供基区注入电流，使得可控硅整流器结构快速进入开启状态，成为泄放大电流的主通道；同时，该触发单元200采用二极管组件与触发晶体管串联组合的触发方式，通过调整二极管串联的个数和触发晶体管的阈值电压能够灵活调整器件的开启电压，有效改善二极管串的达林顿效应，并且整个器件只增加很小的寄生电容，易于实现低工作电压、低漏电和低电容的特性；此外，触发晶体管并非主要的泄放电流单元，可控硅整流器部分为大电流承载单元，可实现低电容特性。

进一步的，上述半导体基板1包括N型导电类型的衬底N10和P型导电类型的外延层P11。

下文中提供两个具体实施例以对本技术方案提供的半导体保护进一步阐释和说明：

实施例1

作为优选的实施方式，其中，如图3和图4所示，可控硅整流器包括双向可控硅，则触发晶体管包括第一晶体管MN1，二极管组件包括第一二极管串和第二二极管串；

第一二极管串的阳极连接第一引脚，第一二极管串的阴极连接第一晶体管MN1的栅极和漏极；第二二极管串的阳极连接第二引脚，第二二极管串的阴极连接第一晶体管MN1的栅极和漏极，第一晶体管MN1的源极连接双向可控硅的控制极。

具体的，在本实施例中，如图3所示，从外露的第一引脚PAD1至第二引脚PAD2包含主要电流泄放路径A和触发单元路径C，完全对称地，从外露的第二引脚PAD2至第一引脚PAD1包含主要电流泄放路径B和触发单元路径D。以第一引脚PAD1至第二引脚PAD2为例，路径A结构为可控硅整流器(SCR)结构，可控硅整流器形成于器件版图的中间位置，其剖面图如图5所示；触发单元形成于器件版图上可控硅整流器的上下两侧，且在器件版图上路径C中的二极管串与路径D中的二极管串分别形成于触发晶体管的左右两侧，即路径C和路径D对称分布，且路径C对称分布于路径A的上下两侧，包含两个二极管和第一晶体管MN1，其剖面图如图6所示。

作为优选的实施方式，其中，如图4和图5所示，双向可控硅包括：

第一P型阱区P101，第一P型阱区P101内形成有一第一P型重掺杂区P203，第一P型重掺杂区P203作为双向可控硅的控制极；

两个第一N型阱区N101和N102，分别形成于第一P型阱区P101的两侧，每一第一N型阱区内分别形成有第一N型重掺杂区以及位于第一N型重掺杂区两侧的第二P型重掺杂区，左侧第一N型阱区N101内的第一N型重掺杂区N201和两侧第二P型重掺杂区P201和P202短接并连接至第一引脚；右侧第一N型阱区N102内的第一N型重掺杂区N202和两侧第二P型重掺杂区P204和P205短接并连接至第二引脚。

具体的，双向可控硅包括第一三极管PNP1、第二三极管NPN1和第三三极管PNP2；具体连接方式为：第一三极管PNP1的发射极连接第一引脚PAD1，第一三极管PNP1的基极通过电阻R1连接第一引脚PAD1，第一三极管PNP1的基极还连接第二三极管NPN1的集电极；第二三极管NPN1的基极连接第一三极管PNP1的集电极和第三三极管PNP2的集电极；第三三极管PNP2的基极连接第二三极管NPN1的发射极，第二三极管NPN1的基极还通过电阻R2连接第二引脚PAD2，第二三极管NPN1的发射极连接第二引脚PAD2。

作为优选的实施方式，其中，如图4和图6所示，第一晶体管MN1包括：

第二P型阱区P102，形成于第一P型阱区P101内，第二P型阱区P102内形成有第三P型掺杂区P208、第四P型重掺杂区P209以及位于第三P型掺杂区P208两侧的第二N型重掺杂区N205和N206，右侧第二N型重掺杂区N206和第四P型重掺杂区P209与第一P型重掺杂区P203短接；

第一多晶硅层501，形成于半导体基板1的上方，且覆盖第三P型掺杂区P208的上方，第一多晶硅层501和左侧第二N型重掺杂区N205短接并连接至第二二极管串的阴极。

作为优选的实施方式，其中，第一二极管串和第二二极管串分别包括串联连接的复数个二极管。

具体的，二极管组件包括两组二极管串，两组二极管串的阳极分别连接第一引脚PAD1和第二引脚PAD2，阴极连接至第一晶体管MN1的漏极和栅极。具体的第一二极管串包括串联连接的第一二极管D1和第二二极管D2；第二二极管串包括串联连接的第三二极管D3和第四二极管D4；第一二极管串和第二二极管串中串联二极管的串联数量可根据实际电压设计值决定；作为优选，二极管具有相同的结构和工艺层次。

进一步的，每一二极管包括：

第五P型重掺杂区和第四N型重掺杂区，形成于第一N型阱区内。

具体的，在两个第一N型阱区N101和N102内的上下区域均分别形成一个二极管串，每一个二极管串均由至少两个二极管串联构成，每个二极管均由第五P型重掺杂区和第四N型重掺杂区构成。如图4所示，为了便于描述，对不同的二极管中相同类型的掺杂区域采用相同的附图标记表示。以路径C为例说明，如图6所示，第一二极管D1由第四N型重掺杂区N203和第五P型重掺杂区P206组成，第二二极管D2由第四N型重掺杂区N204和第五P型重掺杂区P207组成。其他路径中二极管串的结构与路径C类似，在此不再赘述。

作为优选的实施方式，其中，触发单元位于半导体基板1中的可控硅整流器的一侧或两侧；二极管组件位于触发晶体管的两侧。

作为优选的实施方式，其中，还包括：深槽隔离(DTI)结构120，形成于可控硅整流器和触发单元之间，以及触发晶体管和二极管组件之间。进一步的，深槽隔离结构120具体结构为填充SIO

上述触发单元中二极管和第一晶体管MN1的数量不做限制，二极管可优选设置为2个及2个以上，对称分布于第一引脚PAD1与第一晶体管MN1的栅极、第二引脚PAD2与第一晶体管MN1的栅极之间，NMOS晶体管数量亦可优选设置为1个及1个以上。

上述实施例1所形成的半导体保护器件满足以下公式：

V

其中，V

本发明实施例提供的半导体保护器件具有低电容特性，触发单元200中的二极管D1～D4具有高耐压、低电容特点，其与第一晶体管MN1串联后降低了该支路上的电容，由于该触发单元200为非主泄放电流的通道，面积可优化设计较小，使该通道上的寄生电容至少等于或者小于可控硅整流器部分第一N型阱区N102与第一P型阱区P101的结电容，从而双向器件的电容范围约为第一N型阱区N102与第一P型阱区P101的结电容的0.5～1倍。

在一个较佳的实施例中，在上述半导体保护器件的第一引脚PAD1施加正脉冲，第二引脚PAD2接地时，电压通过二极管D1、D2传递到第一晶体管MN1的栅极，当栅极电压高于第一晶体管MN1的阈值电压V

本发明实施例的半导体保护器件效果通过仿真实验进一步说明：在第一引脚PAD1施加电流源激励，第二引脚PAD2接地，二极管D1/D2/D3/D4耐压为45V，第一晶体管MN1的阈值电压为1.2V，仿真结果为PAD1输出电压，IV曲线如图7所示，可见，第一引脚PAD1输出峰值电压为3.6V，在电流增加到17mA时电压下降至2V，说明内部可控硅整流器已经建立正反馈导通机制。

本发明实施例的半导体保护器件具有完全对称的结构，因此反向IV特性(PAD2-PAD1)与正向一致，在此不再赘述。

实施例2

作为优选的实施方式，其中，如图8所示，可控硅整流器包括第一单向可控硅和第二单向可控硅，第一单向可控硅和第二单向可控硅反并联连接形成双向可控硅，则触发晶体管包括第二晶体管MN31和第三晶体管MN32，二极管组件包括第三二极管串和第四二极管串；

第三二极管串的阳极连接第一引脚PAD1，第三二极管串的阴极连接第二晶体管的栅极和漏极，第二晶体管的源极连接第一单向可控硅的控制极；第四二极管串的阳极连接第二引脚PAD2，第四二极管串的阴极连接第三晶体管的栅极和漏极，第三晶体管的源极连接第二单向可控硅的控制极。

具体的，与实施实例1相比，其主要区别在于：基本单元100采用的可控硅整流器采用单向结构，将两个相同的单向可控硅反并联连接，即两个完全相同的单向可控硅，第一单向可控硅的阳极与第二单向可控硅的阴极相连，第一单向可控硅的阴极与第二单向可控硅的阳极相连，形成双向低压的保护器件；每个单向可控硅均匹配一个触发单元200，实施例2与实施例1的触发机理相同，同样可降低低工作电压下的漏电流，其触发机理在此不再赘述。

具体的，在本实施例中，如图8所示，从外露的第一引脚PAD1至第二引脚PAD2包含主要电流泄放路径A和触发单元路径C；完全对称地，从外露的第二引脚PAD2至第一引脚PAD1包含主要电流泄放路径B和触发单元路径D。以第一引脚PAD1至第二引脚PAD2为例，如图9所示，路径A结构为第一单向可控硅，路径C对称分布于路径A的上下方，包含两个二极管和第二晶体管MN31，剖面图如图10所示。

作为优选的实施方式，其中，如图9和图10所示，第一单向可控硅和第二单向可控硅分别包括：

第二N型阱区N301，第二N型阱区N301内形成有第六P型重掺杂区P401；

第三P型阱区P301，所示第三P型阱区P301内形成有第四N型重掺杂区N401。

具体的，第一单向可控硅和第二单向可控硅的结构相同，为了便于描述，第一单向可控硅和第二单向可控硅中的各个相同类型的掺杂区域采用相同的附图标记表示。

作为优选的实施方式，其中，如图9和图11所示，第二晶体管和第三晶体管分别包括：

第四P型阱区P302，形成于第三P型阱区P301内，第四P型阱区P302内形成有第七P型重掺杂区P303、第八P型重掺杂区P403以及位于第七P型重掺杂区P303两侧的第五N型重掺杂区N403和N404，第八P型重掺杂区P403桥接在第四P型阱区P302和第三P型阱区P301之间，右侧第五N型重掺杂区N404与第八P型重掺杂区P403短接并作为控制极；

第二多晶硅层502，形成于半导体基板1的上方，且覆盖第七P型重掺杂区P303的上方，第二多晶硅层502和左侧第五N型重掺杂区N403短接；

作为优选的实施方式，其中，如图9和图11所示，第一二极管串和第二二极管串分别包括：第三N型阱区，第三N型阱区内形成有第九P型重掺杂区P402，左侧第五N型重掺杂区N403桥接在第四P型阱区P302和第三N型阱区之间；进一步的，桥接的第五N型重掺杂区N403既作为二极管串中第二个二极管的阴极，同时又作为触发晶体管的漏极；

第六N型重掺杂区N402，形成于第二N型阱区N301内，第六N型重掺杂区与第九P型重掺杂区P402短接。

进一步的，第三N型阱区在图9和图11中未表示，在制作过程中，可直接复用上述第二N型阱区N301作为第三N型阱区，简化制作流程和工艺。

作为优选的实施方式，其中，第一二极管串和第二二极管串分别包括串联连接的复数个二极管。

具体的，二极管组件包括两组二极管串，具体包括：第一二极管串、第二二极管串，第一二极管串的阳极连接第一引脚PAD1，阴极连接至第二晶体管MN31的漏极和栅极；第二二极管串的阳极连接第二引脚PAD2，阴极连接至第二三晶体管MN32的漏极和栅极。

具体的，第一二极管串包括串联连接的第五二极管D31和第六二极管D32；第二二极管串包括串联连接的第七二极管D34和第八二极管D34；第一二极管串和第二二极管串中串联二极管的串联数量可根据实际电压设计值决定；作为优选，二极管具有相同的结构和工艺层次。

作为优选的实施方式，其中，触发单元位于半导体基板1中的可控硅整流器的一侧或两侧；二极管组件位于触发晶体管的两侧。

作为优选的实施方式，其中，还包括：深槽隔离结构120，形成于可控硅整流器和触发单元之间，以及触发晶体管和二极管组件之间。两个相同的单向可控硅同样采用深槽隔离。进一步的，深槽隔离结构120具体结构为填充SIO

进一步的，可控硅整流器的总电容为：

C＝2*(C1+C2)*C3/(C1+C2+C3)；

其中，C1表示第五二极管D31、第六二极管D32与第二晶体管MN31串联后的寄生电容；C2表示三极管PNP31的发射极与基极间的电容与三极管NPN31集电极与基级间的电容串联后的寄生电容；C3表示三极管NPN31的基极与发射极间的寄生电容；C表示可控硅整流器的总电容。

进一步的，第五二极管D31、第六二极管D32、第七二极管D34和第八二极管D34优选为采用低电容的二极管，降低触发电路单元的寄生电容C1，于整体器件增加较小电容。

相比传统的保护器件，采用上述技术方案具有以下优势：

1、本发明的新型器件具有较低的、对称的、可调的触发电压，由SCR基本单元和触发电路单元组成，触发电路单元为二极管+MOS串联组成，通过调整二极管串联的个数和NMOS的阈值电压可灵活调整新型器件的开启电压，适合于低压电路，能有效保护集成电路的内部电路；

2、本发明的新型器件具有低漏电的特性，传统二极管串触发的SCR器件漏电比较大，一是因为二极管本身漏电比较大，二是二极管串有达林顿效应，到衬底的电流会被逐级放大，而本发明增加NMOS晶体管后，NMOS的阈值电压调整较为简便和灵活，可减少二极管的个数，能有效降低工作电压下的漏电流；

3、本发明的新型器件具有低电容的特性，触发电路单元中采用高耐压、低电容的二极管，其与NMOS晶体管串联后能显著降低该支路上的电容，使得整个器件的电容不受NMOS约束。该新型器件中触发单元为非主泄放电流通道，以现有的技术可实现比SCR单元更小的电容，因此相对仅有SCR单元的高触发电压器件，其增加的电容非常有限；

4、本发明的新型器件具有集成度高的特性，不仅各器件的工艺层次兼容，而且版图布局优化，面积小于各分立器件的片外集成，符合集成电路小型化低成本的发展趋势。

以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。