一种GIP电路及其驱动方法

技术领域

本发明涉及显示技术领域，尤其涉及一种GIP电路及其驱动方法。

背景技术

对于显示面板而言，画面的显示质量是至关重要的，而显示质量又与GIP电路的输出波形息息相关。当GIP电路的输出波形存在异常时，往往会引起面板的显示问题的产生。

为了降低显示面板的制造成本并借以实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel，门面板)技术，直接将栅极电路(即GIP电路)集成于平板显示面板上。GIP电路的输出波形易受晶体管的漏电影响，从而导致GIP电路的输出波形出现失真的情况。失真的输出波形又会造成显示面板内显示区域的晶体管开启和关闭出现问题，从而导致显示面板的显示出现异常。

发明内容

为此，需要提供一种GIP电路及其驱动方法，解决栅极电路的输出波形易受晶体管的漏电影响的问题。

为实现上述目的，本申请提供了一种GIP电路，包括：晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1；

所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端连接Qb节点，所述晶体管T1的控制端连接栅极G(n-4)；

所述晶体管T2的输入端连接Qb节点，所述晶体管T2的输出端连接Q节点，所述晶体管T2的控制端连接栅极G(n-4)；

所述晶体管T3的输入端连接电压信号BW，所述晶体管T3的输出端连接Qb节点，所述晶体管T3的控制端连接栅极G(n+4)；

所述晶体管T4的输入端连接Qb节点，所述晶体管T4的输出端连接Q节点，所述晶体管T4的控制端连接栅极G(n+4)；

所述晶体管T5的输入端连接Q节点，所述晶体管T5的输出端连接Qb节点，所述晶体管T5的控制端连接P节点；

所述晶体管T6的输入端连接Qb节点，所述晶体管T6的输出端连接电压信号VGL，所述晶体管T6的控制端连接P节点；

所述晶体管T7的输入端连接电压信号VGH，所述晶体管T7的输出端连接P节点，所述晶体管T7的控制端连接时钟信号CKn；

所述晶体管T8的输入端连接电压信号VGH，所述晶体管T8的输出端连接Qb节点，所述晶体管T8的控制端连接Q节点；

所述晶体管T9的输入端连接时钟信号CKn，所述晶体管T9的输出端连接栅极G(n)，所述晶体管T9的控制端连接Q节点；

所述晶体管T10的输入端连接P节点，所述晶体管T10的输出端连接电压信号VGL，所述晶体管T10的控制端连接Q节点；

所述晶体管T11的输入端连接栅极G(n)，所述晶体管T11的输出端连接电压信号VGL，所述晶体管T11的控制端连接P节点；

所述电容C1的一极板连接Q节点，所述电容C1的另一极板连接栅极G(n)。

进一步地，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1均设置在显示面板上。

进一步地，所述显示面板为LCD显示面板。

进一步地，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10和晶体管T11为薄膜晶体管。

进一步地，所述一种GIP电路阵列设置于显示面板上，且每个所述一种GIP电路的G(n)端与一个像素点连接。

本申请还提供了一种GIP电路驱动方法，在t1时刻，栅极G(n-4)输入高电位，时钟信号CKn输入低电位，栅极G(n)输入低电位，栅极G(n+4)输入低电位；

在t2时刻，栅极G(n-4)输入低电位，时钟信号CKn输入低电位，栅极G(n)输入低电位，栅极G(n+4)输入低电位；

在t3时刻，栅极G(n-4)输入低电位，时钟信号CKn输入高电位，栅极G(n)输入高电位，栅极G(n+4)输入低电位；

在t4时刻，栅极G(n-4)输入低电位，时钟信号CKn输入低电位，栅极G(n)输入低电位，栅极G(n+4)输入低电位；

在t5时刻，栅极G(n-4)输入低电位，时钟信号CKn输入低电位，栅极G(n)输入低电位，栅极G(n+4)前半段输入高电位，栅极G(n+4)后半段输入低电位；

在t6时刻，栅极G(n-4)输入低电位，时钟信号CKn输入高电位，栅极G(n)输入低电位，栅极G(n+4)输入低电位。

进一步地，在t1时刻至t6时刻中，电压信号FW和电压信号VGH持续写入高电位；电压信号VGL和电压信号BW持续写入低电位。

区别于现有技术，上述技术方案每一级GIP电路共有11颗，1个电容，本申请通过在GIP电路中增加Qb节点，使得Q点的电压不会由于晶体管的漏电影响而引起电位下降，这样就可以让GIP电路的输出波形稳定，解决因输出波形异常导致的画面显示异常问题。

附图说明

图1为所述一种GIP电路图；

图2为所述一种GIP电路时序波形图。

具体实施方式

为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。

请参阅图1至图2，本实申请公开了一种GIP电路及其驱动方法，包括：晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1；所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端连接Qb节点，所述晶体管T1的控制端连接栅极G(n-4)；所述晶体管T2的输入端连接Qb节点，所述晶体管T2的输出端连接Q节点，所述晶体管T2的控制端连接栅极G(n-4)；所述晶体管T3的输入端连接电压信号BW，所述晶体管T3的输出端连接Qb节点，所述晶体管T3的控制端连接栅极G(n+4)；所述晶体管T4的输入端连接Qb节点，所述晶体管T4的输出端连接Q节点，所述晶体管T4的控制端连接栅极G(n+4)；所述晶体管T5的输入端连接Q节点，所述晶体管T5的输出端连接Qb节点，所述晶体管T5的控制端连接P节点；所述晶体管T6的输入端连接Qb节点，所述晶体管T6的输出端连接电压信号VGL，所述晶体管T6的控制端连接P节点；所述晶体管T7的输入端连接电压信号VGH，所述晶体管T7的输出端连接P节点，所述晶体管T7的控制端连接时钟信号CKn；所述晶体管T8的输入端连接电压信号VGH，所述晶体管T8的输出端连接Qb节点，所述晶体管T8的控制端连接Q节点；所述晶体管T9的输入端连接时钟信号CKn，所述晶体管T9的输出端连接栅极G(n)，所述晶体管T9的控制端连接Q节点；所述晶体管T10的输入端连接P节点，所述晶体管T10的输出端连接电压信号VGL，所述晶体管T10的控制端连接Q节点；所述晶体管T11的输入端连接栅极G(n)，所述晶体管T11的输出端连接电压信号VGL，所述晶体管T11的控制端连接P节点；所述电容C1的一极板连接Q节点，所述电容C1的另一极板连接栅极G(n)。所述一种GIP电路阵列设置于显示面板上，且每个所述一种GIP电路的G(n)端与一个像素点连接。

需要说明的是，本申请的每一级GIP电路共有11颗，1个电容，电压信号FW、电压信号VGH是直流高电压，电压信号BW、电压信号VGL是直流低电压。时钟讯号CKn的高电位是VGH电位，低电位是电压信号VGL。本申请通过在GIP电路中增加Qb节点，使得Q点的电压不会由于晶体管的漏电影响而引起电位下降，这样就可以让GIP电路的输出波形稳定，解决因输出波形异常导致的画面显示异常问题。

还需要说明的是，G(n-4)输入Vg(n-4)栅极电压信号，G(n+4)输入Vg(n+4)栅极电压信号，G(n)输出Vg(n)栅极电压信号，且G(n)与一个像素点连接；本申请中G(n)中的n表示某一行的第n个子像素；G(n-4)和G(n+4)中的(n-4)以及(n+4)用于表示某行中像素点的启动周期，即，每个周期中有多少个像素点依次开启。

在某些实施例中，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1均设置在显示面板上。所述显示面板为LCD显示面板。

在某些实施例中，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10和晶体管T11为薄膜晶体管。

在某些实施例中，还包括了一种GIP电路的驱动方法，即所述一种GIP电路的驱动方法。

在t1时刻，栅极G(n-4)输入高电位，时钟信号CKn输入低电位，栅极G(n)输入低电位，栅极G(n+4)输入低电位。在t2时刻，栅极G(n-4)输入低电位，时钟信号CKn输入低电位，栅极G(n)输入低电位，栅极G(n+4)输入低电位。在t3时刻，栅极G(n-4)输入低电位，时钟信号CKn输入高电位，栅极G(n)输入高电位，栅极G(n+4)输入低电位。在t4时刻，栅极G(n-4)输入低电位，时钟信号CKn输入低电位，栅极G(n)输入低电位，栅极G(n+4)输入低电位。在t5时刻，栅极G(n-4)输入低电位，时钟信号CKn输入低电位，栅极G(n)输入低电位，栅极G(n+4)前半段输入高电位，栅极G(n+4)后半段输入低电位。在t6时刻，栅极G(n-4)输入低电位，时钟信号CKn输入高电位，栅极G(n)输入低电位，栅极G(n+4)输入低电位。在T1时刻至T6时刻中，电压信号FW和电压信号VGH持续写入高电位；电压信号VGL和电压信号BW持续写入低电位。

具体的，在t1时刻，栅极G(n-4)由低电平变为高电平。此时晶体管T1和晶体管T2均打开，Qb点和Q点均充电至VGH电位，由于Q点电位为高电平，故晶体管T8、晶体管T9、晶体管T10均打开，晶体管T8打开使得Qb点通过晶体管T8路径接受到电压信号VGH的高电位；晶体管T9打开使得栅极G(n)通过晶体管T9路径接受到时钟信号Ckn的低电位；晶体管T10打开，P点的电位通过晶体管T10路径下拉到电压信号VGL低电位。

在t2时刻，栅极G(n-4)由高电位转为低电位，此时晶体管T1和晶体管T2均处于关闭状态，此时Q点为不固定的状态，Qb点由于晶体管T8处于开启状态(Q点为高电平)，故Qb点为电压信号VGH高电位。分析可能引起Q点电位下降的漏电路径上的晶体管，如电压信号T1～电压信号T6这6个电压信号，我们假设这些电压信号的阈值电压均小于0。再分析与Q点直接相连的电压信号，如电压信号T2/电压信号T4/电压信号T5，由于这三个电压信号的栅源电压VGS等于电压信号VGL-Qb电位(此时Qb点的电位为高电平)，因此这三个电压信号的VGS远小于0，Q点的电位不会因这些电压信号的漏电流影响造成电位下降，故Q点的高电位可以很好地维持住。

在t3时刻，时钟信号Ckn电位由低电位转为高电位，此时Q点由于电容C1电容的耦合作用，电位升高，晶体管T9打开的更彻底，因此栅极G(n)输出为时钟信号Ckn的高电位。

在t4时刻，时钟信号Ckn电位由高电位转为低电位，此时Q点由于电容C1电容的耦合作用，电位下降到原来的高电位，晶体管T9仍然维持在开启状态，因此栅极G(n)输出为时钟信号Ckn的低电位。

在t5时刻，栅极G(n+4)由低电位转为高电位，此时晶体管T3与晶体管T4打开，Q点的电位通过此路径放电到低电平。

在t6时刻，时钟信号Ckn由低电平转为高电平，此时晶体管T7打开，P点接受到电压信号VGH的高电平，P点电位为高电位，因此晶体管T5、晶体管T6、晶体管T11三个晶体管处于开启状态，分别将Q点和栅极G(n)点的电位拉低到低电位。

需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明专利的保护范围之内。