射频半导体器件的制备方法及其结构

技术领域

本申请涉及半导体器件工艺技术领域，具体涉及一种射频半导体器件的制备方法及其结构。

背景技术

蜂窝和无线设备的广泛使用推动射频(radio frequency，RF)技术的快速发展，而第五代(5th generation，5G)通信系统进一步对射频功率提出更高要求。

氮化镓(GaN)基半导体材料是继硅(Si)和砷化镓(GaAs)之后的第三代半导体材料，其具有禁带宽度大、击穿电场强、电子迁移率和电子饱和速率高等特点。GaN射频半导体器件具有工作温度高、抗辐射能力强、工作频率高和大功率射频等优势，因此适用于5G通信系统中。

发明内容

本申请实施例提供了一种射频半导体器件的制备方法及其结构，以期望在制备射频半导体器件中实现自对准和小尺寸结构的栅极工艺集成，提高射频半导体器件的性能，以及保证制备的源漏极具有较小的寄生电阻接触电阻。

第一方面，本申请实施例提供一种射频半导体器件的制备方法，包括：

在衬底上制备缓冲层，并在所述缓冲层上外延形成第一结构层，所述第一结构层中形成有二维电子气导电沟道，所述第一结构层用于射频高电子迁移率晶体管；

在所述第一结构层的上表面沉积第一钝化层，并在所述第一钝化层的上表面通过刻蚀工艺形成凸形结构，所述凸形结构用于制备射频半导体器件的栅极，所述凸形结构包括薄膜层和第二钝化层，所述第二钝化层放置于所述薄膜层的上表面，所述薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层；

在所述凸形结构的外侧通过刻蚀工艺形成侧墙结构，所述侧墙结构用于保护所述凸形结构，所述侧墙结构放置于所述第一钝化层的上表面，所述侧墙结构位于所述凸形结构的外侧；

根据所述凸形结构、所述侧墙结构和所述第一钝化层在所述第一结构层内形成重掺杂的第一区域，所述第一区域位于所述侧墙结构的外侧，所述第一区域的下表面位于所述二维电子气导电沟道以下，所述第一区域用于形成源漏区域；或者，根据所述凸形结构、所述侧墙结构和所述第一钝化层在第一表面区域上外延形成重掺杂的第一外延层，所述第一表面区域为回刻所述第一结构层后所露出的表面区域，所述第一表面区域位于所述侧墙结构的外侧，所述第一外延层的下表面位于所述二维电子气导电沟道以下，所述第一外延层用于形成所述源漏区域；

所述源漏区域用于制备所述射频半导体器件的源漏极。

可以看出，本申请实施例中，首先，由于凸形结构用于制备射频半导体器件的栅极，因此后续通过光刻-腐蚀或平坦化-腐蚀工艺去除该凸形结构以制备栅极，从而通过预先制备的凸形结构有利于实现自对准和小尺寸结构的栅极工艺集成。其次，通过制备自对准工艺所需的侧墙结构以保护该凸形结构，从而实现栅极与邻近源漏极的电学隔离，同时有利于改善器件的击穿特性，进而提高射频半导体器件的性能。最后，在第一结构层内制备重掺杂的第一区域以形成具有低电阻的源漏区域，或者在回刻第一结构层后所露出的表面区域上外延沉积重掺杂的第一外延层以形成具有低电阻的源漏区域。由于源漏区域用于制备射频半导体器件的源漏极，从而保证制备的源漏极具有较小的寄生电阻和接触电阻。

第二方面，本申请实施例提供一种射频半导体器件的制备方法，包括：

在衬底上制备缓冲层，并在所述缓冲层上外延形成第一结构层，所述第一结构层中形成有二维电子气导电沟道，所述第一结构层用于射频高电子迁移率晶体管；

在所述第一结构层的上表面沉积第一钝化层，并在所述第一钝化层的上表面通过刻蚀工艺形成凸形结构，所述凸形结构用于制备射频半导体器件的栅极，所述凸形结构包括薄膜层和第二钝化层，所述第二钝化层放置于所述薄膜层的上表面，所述薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层；

根据所述凸形结构和所述第一钝化层在所述第一结构层内形成重掺杂的第一区域，所述第一区域位于所述凸形结构的外侧，所述第一区域的下表面位于所述二维电子气导电沟道以下，所述第一区域用于形成源漏区域；

所述源漏区域用于制备所述射频半导体器件的源漏极。

可以看出，本申请实施例中，由于凸形结构用于制备射频半导体器件的栅极，因此后续通过光刻-腐蚀或平坦化-腐蚀工艺去除该凸形结构以制备栅极，从而通过预先制备的凸形结构有利于实现自对准和小尺寸结构的栅极工艺集成。另外，在第一结构层内制备重掺杂的第一区域以形成具有低电阻的源漏区域。由于源漏区域用于制备射频半导体器件的源漏极，从而保证制备的源漏极具有较小的寄生电阻和接触电阻。

第三方面，本申请实施例提供一种射频半导体器件的结构，包括：衬底、缓冲层、第一结构层、所述第一结构层内重掺杂的第一区域、第一钝化层、凸形结构、侧墙结构；其中，

所述缓冲层和所述第一结构层由下而上依次放置于所述衬底的上表面；

所述第一结构层中形成有二维电子气导电沟道，所述第一结构层用于射频高电子迁移率晶体管；

所述第一钝化层位于所述第一结构层的上表面，所述第一钝化层的上表面放置所述凸形结构和所述侧墙结构；

所述凸形结构用于制备射频半导体器件的栅极，所述凸形结构包括薄膜层和第二钝化层，所述第二钝化层放置于所述薄膜层的上表面，所述薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层；

所述侧墙结构位于所述凸形结构的外侧，所述侧墙结构用于保护所述凸形结构；

所述第一区域位于所述侧墙结构的外侧，所述第一区域的下表面位于所述二维电子气导电沟道以下，所述第一区域用于形成源漏区域，所述源漏区域用于制备所述射频半导体器件的源漏极。

第四方面，本申请实施例提供一种射频半导体器件的结构，包括：衬底、缓冲层、第一结构层、第一钝化层、凸形结构、侧墙结构、第一表面区域和重掺杂的第一外延层；其中，

所述缓冲层和所述第一结构层由下而上依次放置于所述衬底的上表面；

所述第一结构层中形成有二维电子气导电沟道，所述第一结构层用于射频高电子迁移率晶体管；

所述第一钝化层位于所述第一结构层的上表面，所述第一钝化层的上表面放置于所述凸形结构和所述侧墙结构；

所述凸形结构用于制备射频半导体器件的栅极，所述凸形结构包括薄膜层和第二钝化层，所述第二钝化层置于所述薄膜层的上表面，所述薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层；

所述侧墙结构位于所述凸形结构的外侧，所述侧墙结构用于保护所述凸形结构；

所述第一表面区域为回刻所述第一结构层后所露出的表面区域，所述第一表面区域位于所述侧墙结构的外侧；

所述第一外延层位于所述第一表面区域上，所述第一外延层的下表面位于所述二维电子气导电沟道以下，所述第一外延层用于形成源漏区域，所述源漏区域用于制备所述射频半导体器件的源漏极。

第五方面，本申请实施例提供一种射频半导体器件的结构，包括：衬底、缓冲层、第一结构层、所述第一结构层内重掺杂的第一区域、第一钝化层和凸形结构；其中，

所述缓冲层和所述第一结构层由下而上依次放置于所述衬底的上表面；

所述第一结构层中形成有二维电子气导电沟道，所述第一结构层用于射频高电子迁移率晶体管；

所述第一钝化层位于所述第一结构层的上表面，所述第一钝化层的上表面放置于所述凸形结构；

所述凸形结构用于制备射频半导体器件的栅极，所述凸形结构包括薄膜层和第二钝化层，所述第二钝化层放置于所述薄膜层的上表面，所述薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层；

所述第一区域位于所述凸形结构的外侧，所述第一区域的下表面位于所述二维电子气导电沟道以下，所述第一区域用于形成源漏区域，所述源漏区域用于制备所述射频半导体器件的源漏极。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种射频半导体器件的制备方法的流程示意图；

图2是本申请实施例提供的一种形成凸形结构后的射频半导体器件的局部结构的示意图；

图3是本申请实施例提供的一种形成侧墙结构后的射频半导体器件的局部结构的示意图；

图4是本申请实施例提供的一种形成第一区域后的射频半导体器件的局部结构的示意图；

图5是本申请实施例提供的一种具有第二外延层和第三外延层的射频半导体器件的局部结构的示意图；

图6是本申请实施例提供的一种回刻第一结构层后的射频半导体器件的局部结构的示意图；

图7是本申请实施例提供的一种形成第一外延层后的射频半导体器件的局部结构的示意图；

图8是本申请实施例提供的又一种具有第二外延层和第三外延层的射频半导体器件的局部结构的示意图；

图9是本申请实施例提供的又一种射频半导体器件的制备方法的流程示意图；

图10是本申请实施例提供的又一种形成第一区域后的射频半导体器件的局部结构的示意图；

图11是本申请实施例提供的又一种具有第二外延层和第三外延层的射频半导体器件的局部结构的示意图；

图12是本申请实施例提供的一种射频半导体器件的局部结构的示意图；

图13是本申请实施例提供的又一种射频半导体器件的局部结构的示意图；

图14是本申请实施例提供的又一种射频半导体器件的局部结构的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。另外，本申请实施例中的“放置于”、“放置”或“置于”同“沉积”相同，是通过半导体制造工艺中的薄膜沉积技术所沉积的一层结构。

在本申请实施例提供的附图中，所示的器件结构的剖面图可以不按照一般比例作局部放大法，且所述示意图也仅是示例性说明，其在此不应限制本申请所要求保护的范围。同时，所示的器件结构的剖面图中各层的厚度仅是一种示意，需要根据具体半导体工艺确定，而不构成对本申请实施例的限制。另外，在实际针对射频半导体器件的制备工艺中所制备的射频半导体器件应包含长度、宽度以及深度的三维空间尺寸。

请参阅图1是本申请实施例提供的一种射频半导体器件的制备方法的流程示意图，该方法包括：

S110、在衬底上制备缓冲层，并在缓冲层上外延形成第一结构层。

其中，第一结构层中形成有二维电子气导电沟道，该第一结构层可以用于射频高电子迁移率晶体管。

需要说明的是，缓冲层和第一结构层由下而上依次沉积于衬底的上表面。

具体的，衬底可以为硅Si、氮化镓GaN、碳化硅SiC、蓝宝石或金刚石中的一种材料构成的单晶结构。

具体的，缓冲层可以为氮化铝AlN、氮化镓GaN和氮化镓铝AlGaN中的至少一种材料构成的单层或多层结构。其中，缓冲层的厚度为0.5-4um。需要说明的是，由于衬底与第一结构层为不同的材料，导致衬底与第一结构层在物理化学性能上存在差异，因此，通过缓冲层可以有效减小衬底和外延薄膜的晶格失配、解决生长过程中所出现的裂纹等问题，从而提高薄膜质量。另外，缓冲层的厚度对第一结构层的电学性质以及表面形貌具有一定影响。

具体的，第一结构层可以为GaN基材料的异质结结构，该异质结结构在室温下可以获得较高的电子迁移率，较高的峰值电子速度和饱和电子速度，以及较高的二维电子气密度。其中，GaN基材料可以是氮化镓GaN、氮化铟InN、氮化铝AlN以及由它们组成的多元合金材料(如氮化镓铟InGaN、氮化镓铝AlGaN、氮化铝铟InAlN、氮化镓铝铟InAlGaN)。

进一步的，第一结构层可以为GaN、AlGaN、InGaN、InAlN、AlN、InAlGaN中的至少两种材料构成的双层或多层结构，并且第一结构层的厚度可以为10-400nm。

S120、在第一结构层的上表面沉积第一钝化层，并在第一钝化层的上表面通过刻蚀工艺形成凸形结构。

其中，凸形结构可以用于制备射频半导体器件的栅极。

需要说明的是，本申请实施例可以在后续通过光刻-腐蚀或平坦化-腐蚀工艺去除该凸形结构以制备栅极，从而通过预先制备的凸形结构实现自对准和小尺寸结构的栅极工艺集成。

其中，凸形结构可以包括薄膜层和第二钝化层，第二钝化层放置于薄膜层的上表面，薄膜层可以包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。

示例性的，请参阅图2，衬底的上表面依次放置于缓冲层、第一结构层、第一钝化层和凸形结构。其中，凸形结构包括薄膜层和第二钝化层，并且第二钝化层置于薄膜层的上表面。需要说明的是，图示例中各层的厚度仅是一种示意，需要根据具体半导体工艺确定，而不构成对本申请实施例的限制。

具体的，第一钝化层可以为SiN

具体的，薄膜层的厚度为100-300nm。

具体的，第二钝化层可以为SiO

进一步的，第二钝化层可以为SiN

进一步的，第二钝化层的厚度可以为15nm，薄膜层的厚度可以为300nm，凸形结构的长度可以为150nm，从而有利于保证后续制备出的栅极具有小尺寸结构。

在一个可能的示例中，在第一钝化层的上表面通过刻蚀工艺形成凸形结构，可以包括以下步骤：在第一钝化层的上表面依次沉积薄膜层和第二钝化层；在第二钝化层上使用光刻图形化工艺以得到第一掩膜层；根据第一掩膜层为掩膜，刻蚀第二钝化层和薄膜层，并停止在第一钝化层的上表面以形成凸形结构，凸形结构位于所述第一钝化层的上表面。

需要说明的是，本申请实施例可以是通过反应离子刻蚀(RIE)、离子束刻蚀(IBE)等干法刻蚀或湿法腐蚀技术来刻蚀第二钝化层和/或薄膜层以形成凸形结构。

S130、在凸形结构的外侧通过刻蚀工艺形成侧墙结构。

其中，侧墙结构可以用于保护凸形结构，侧墙结构放置于第一钝化层的上表面，侧墙结构位于凸形结构的外侧。

需要说明的是，侧墙结构可以看做本申请实施例自对准工艺所需的栅极侧墙，从而实现栅极与邻近源漏极的电学隔离，同时有利于改善器件的击穿特性，进而提高射频半导体器件的性能。

示例性的，如图3所示，在凸形结构的外侧通过刻蚀工艺形成侧墙结构。

在一个可能的示例中，在凸形结构的外侧通过刻蚀工艺形成侧墙结构，可以包括以下步骤：在凸形结构的上表面和外侧以及第一钝化层的上表面沉淀第三钝化层；刻蚀第三钝化层，并停止在第二钝化层和第一钝化层以形成侧墙结构。

需要说明的是，当第三钝化层的材料分别与第二钝化层的材料和第一钝化层包含的材料不同时，可以直接通过无光罩刻蚀第三钝化层以停止在第二钝化层和第一钝化层以形成凸形结构。另外，可以通过RIE、IBE等干法刻蚀或湿法腐蚀技术来刻蚀第三钝化层。

具体的，第三钝化层可以为SiN

需要说明的是，第三钝化层可以用于制备侧墙结构，并可以使用LPCVD、PECVD、MOCVD、ALD、PLD或反应溅射技术沉积。

S140、根据凸形结构、侧墙结构和第一钝化层在第一结构层内形成重掺杂的第一区域；或者，根据凸形结构、侧墙结构和第一钝化层在第一表面区域上外延形成重掺杂的第一外延层，第一表面区域为回刻第一结构层后所露出的表面区域。

其中，第一区域位于侧墙结构的外侧，第一区域的下表面位于二维电子气导电沟道以下，第一区域用于形成源漏区域。需要说明的是，重掺杂的第一区域的下表面位于二维电子气沟道以下，从而使得二维电子气与重掺杂的第一区域电学连通。

其中，第一表面区域位于侧墙结构的外侧，第一外延层的下表面位于二维电子气导电沟道以下，第一外延层用于形成源漏区域。需要说明的是，重掺杂的第一外延层的下表面位于二维电子气沟道以下，从而使得二维电子气与重掺杂的第一外延层电学连通。

其中，源漏区域用于制备射频半导体器件的源漏极。

需要说明的是，重掺杂的第一区域可以是指第一结构层内具有低电阻的区域。由于第一区域用于形成源漏区域，因此该源漏区域可以看作是具有低电阻的区域，从而后续通过该源漏区域制备的射频半导体器件的源漏极具有较小的寄生电阻和接触电阻。

另外，重掺杂的第一外延层可以是指在回刻第一结构层后所露出的表面区域上外延沉积的一层具有低电阻的结构。由于第一外延层用于形成源漏区域，因此该源漏区域可以看作是具有低电阻的区域，从而后续通过该源漏区域制备的射频半导体器件的源漏极具有较小的寄生电阻和接触电阻。

在一个可能的示例中，根据凸形结构、侧墙结构和第一钝化层在第一结构层内形成重掺杂的第一区域，可以包括以下步骤：根据凸形结构和侧墙结构为掩膜，在第一钝化层的上表面向第一结构层内进行离子注入与退火以形成重掺杂的第一区域。

需要说明的是，本申请实施例以凸形结构、侧墙结构为掩膜，在第一钝化层的上表面将带电的且具有能量的离子注入第一结构层，再通过快速热退火形成重掺杂的第一区域。离子注入最大深度位于二维电子气沟道以下，从而使得二维电子气与重掺杂的第一区域电学连通。示例性的，如图4所示，离子注入与退火形成的第一区域下表面位于二维电子气沟道以下。

另外，由于本申请实施例的第一结构层可以为双层或多层结构，因此下面对在第一结构层内离子注入的深度进行说明。

具体的，若第一结构层包括由下而上依次沉积的第二外延层和第三外延层的双层结构，且第三外延层的禁带比第二外延层的禁带宽，则第一区域贯穿第三外延层，以及第一区域的下表面位于二维电子气沟道以下。

可以理解的是，以凸形结构、侧墙结构为掩膜，在第一钝化层的上表面向第二外延层和第三外延层内进行离子注入与退火。此时，离子注入的最大深度穿透第三外延层，使得第一区域的下表面位于二维电子气沟道以下，从而保证二维电子气与重掺杂的第一区域电学连通。

需要说明的是，本申请实施例可以通过MOCVD、MBE、HVPE、PLD或反应溅射等技术沉积第二外延层和第三外延层。其中，本申请实施例可以考虑向反应室同时通入铝源、铟源、镓源和氮源等材料，并通过控制反应室的温度在800～1200℃之间，以及反应速率小于30nm/分钟，以生长满足预设要求的第二外延层和第三外延层的厚度。

示例性的，请参阅图5，第一结构层包括第二外延层和第三外延层。其中，第一区域贯穿第三外延层，以及第一区域的下表面位于二维电子气沟道依以下，从而保证二维电子气与重掺杂的第一区域电学连通。

进一步的，第二外延层可以为GaN材料构成的单层结构。或者，第二外延层可以为AlGaN、InGaN或GaN中的至少两种材料构成的多层结构。其中，第二外延层的厚度可以为10-500nm。

需要说明的是，本申请实施例需要根据射频半导体器件的制备工艺和要求，合理选择外延生长第二外延层的材料。另外，当第二外延层为单层结构时，第二外延层可以为第一结构层中的沟道层；当第二外延层为多层结构时，第二外延层可以包括第一结构层中的背势垒层和沟道层。其中，AlGaN材料作为低Al组分的背势垒层，可以提高缓冲层一侧的势垒，增强沟道阱中电子气的量子限制，从而提高射频半导体器件的输出性能、夹断特性，以及减小缓冲层漏电。

进一步的，第三外延层可以为AlGaN、InGaN、InAlN、AlN或InAlGaN中的至少一种材料构成的单层或多层结构。其中，第三外延层的厚度为5-30nm。优选的，第三外延层为AlGaN材料的单层结构。

需要说明的是，本申请实施例需要根据射频半导体器件的制备工艺和要求，合理选择外延生长第三外延层的材料。另外，第三外延层可以作为第一结构层中的势垒层，例如，第三外延层可以作为AlGaN、AlN、InAlN或InAlGaN等材料的单势垒层，也可以作为AlGaN/AlN、InAlN/AlN、InAlGaN/AlN、AlInN/AlGaN、InAlGaN/AlGaN、InAlGaN/InGaN、InAlGaN/InAlN等材料的复合势垒层。

在一个可能的示例中，根据凸形结构、侧墙结构和第一钝化层在第一表面区域上外延形成重掺杂的第一外延层，可以包括以下步骤：根据凸形结构和侧墙结构为掩膜，刻蚀第一钝化层以露出第一结构层；根据凸形结构和侧墙结构为掩膜，回刻第一结构层以露出第一表面区域；在第一表面区域上外延形成重掺杂的第一外延层。

需要说明的是，本申请实施例可以通过RIE、IBE等干法刻蚀或湿法腐蚀技术来刻蚀第一钝化层以及回刻第一结构层，使得第一外延层的下表面位于二维电子气沟道以下，从而保证二维电子气与重掺杂的第一外延层电学连通。

示例性的，如图6所示，根据凸形结构和侧墙结构为掩膜，回刻第一结构层以露出第一表面区域。此时，回刻的深度穿透二维电子气沟道，使得第一表面区域位于二维电子气沟道以下的位置。

示例性的，如图7所示，在图6所示的第一表面区域上外延形成重掺杂的第一外延层，使得重掺杂的第一外延层的下表面位于二维电子气沟道以下，从而保证二维电子气与重掺杂的第一外延层电学连通。

另外，由于本申请实施例的第一结构层可以为双层或多层结构，因此下面对回刻第一结构层的深度进行说明。

具体的，若第一结构层包括由下而上依次沉积的第二外延层和第三外延层的双层结构，且第三外延层的禁带比第二外延层的禁带宽，则第一表面区域为回刻第三外延层及以下材料后所露出的的表面区域。

可以理解的是，以凸形结构、侧墙结构为掩膜，回刻完第三外延层后，停留在二维电子气沟道以下的某一深度。

示例性的，请参阅图8，第一结构层包括第二外延层和第三外延层。其中，第一表面区域为回刻第三外延层及以下材料后所露出的的表面区域。

需要说明的是，第二外延层和第三外延层的相关描述与上述一致，在此不再赘述。

可以看出，本申请实施例中，首先，由于凸形结构用于制备射频半导体器件的栅极，因此后续通过光刻-腐蚀或平坦化-腐蚀工艺去除该凸形结构以制备栅极，从而通过预先制备的凸形结构有利于实现自对准和小尺寸结构的栅极工艺集成。其次，通过制备自对准工艺所需的侧墙结构以保护该凸形结构，从而实现栅极与邻近源漏极的电学隔离，同时有利于改善器件的击穿特性进而提高射频半导体器件的性能。最后，在第一结构层内制备重掺杂的第一区域以形成具有低电阻的源漏区域，或者在回刻第一结构层后所露出的表面区域上外延沉积重掺杂的第一外延层以形成具有低电阻的源漏区域。由于源漏区域用于制备射频半导体器件的源漏极，从而保证制备的源漏极具有较小的寄生电阻和接触电阻。

下面本申请实施例提供又一种射频半导体器件的制备方法的流程示意图，请参阅图9，该方法包括：

S910、在衬底上制备缓冲层，并在缓冲层上外延形成第一结构层。

其中，第一结构层中形成有二维电子气导电沟道，该第一结构层用于射频高电子迁移率晶体管。

需要说明的是，缓冲层和第一结构层由下而上依次沉积于衬底的上表面。

具体的，衬底可以为硅Si、氮化镓GaN、碳化硅SiC、蓝宝石或金刚石中的一种材料构成的单晶结构。

具体的，缓冲层可以为氮化铝AlN、GaN和氮化镓铝AlGaN中的至少一种材料构成的单层或多层结构。

具体的，第一结构层可以为GaN基材料的异质结结构，该异质结结构在室温下可以获得较高的电子迁移率，较高的峰值电子速度和饱和电子速度，以及较高的二维电子气密度。其中，GaN基材料可以是GaN、氮化铟InN、氮化铝AlN以及由它们组成的多元合金材料(如氮化镓铟InGaN、AlGaN、氮化铝铟InAlN、氮化镓铝铟InAlGaN)。

进一步的，第一结构层可以为GaN、AlGaN、InGaN、InAlN、AlN、InAlGaN中的至少两种材料构成的双层或多层结构，并且第一结构层的厚度可以为10-400nm。

S920、在第一结构层的上表面沉积第一钝化层，并在第一钝化层的上表面通过刻蚀工艺形成凸形结构。

其中，凸形结构可以用于制备射频半导体器件的栅极。

其中，凸形结构可以包括薄膜层和第二钝化层，第二钝化层放置于薄膜层的上表面，薄膜层可以包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。

具体的，第一钝化层可以为SiN

具体的，薄膜层的厚度为100-300nm。

具体的，第二钝化层可以为SiO

进一步的，第一钝化层可以为SiN

进一步的，第一钝化层的厚度可以为15nm，薄膜层的厚度可以为300nm，凸形结构的长度可以为150nm，从而有利于保证后续制备出的栅极具有小尺寸结构。

需要说明的是，本申请实施例可以是通过RIE、IBE等干法刻蚀或湿法腐蚀技术来刻蚀第二钝化层和/或薄膜层以形成凸形结构。

S930、根据凸形结构和第一钝化层在第一结构层内形成重掺杂的第一区域。

其中，第一区域位于凸形结构的外侧，第一区域的下表面位于二维电子气导电沟道以下，第一区域用于形成源漏区域。需要说明的是，重掺杂的第一区域的下表面位于二维电子气沟道以下，从而使得二维电子气与重掺杂的第一区域电学连通。

其中，源漏区域用于制备射频半导体器件的源漏极。

需要说明的是，重掺杂的第一区域可以是指第一结构层内具有低电阻的区域。由于第一区域用于形成源漏区域，因此该源漏区域可以看作是具有低电阻的区域，从而后续通过该源漏区域制备的射频半导体器件的源漏极具有较小的寄生电阻和接触电阻。

在一个可能的示例中，根据凸形结构和第一钝化层在第一结构层内形成重掺杂的第一区域，可以包括以下步骤：根据凸形结构为掩膜，在第一钝化层的上表面向第一结构层内进行离子注入与退火以形成重掺杂的第一区域。

需要说明的是，本申请实施例以凸形结构为掩膜，在第一钝化层的上表面将带电的且具有能量的离子注入第一结构层，再通过快速热退火形成重掺杂的第一区域。离子注入最大深度位于二维电子气沟道以下，从而使得二维电子气与重掺杂的第一区域电学连通。示例性的，如图10所示，离子注入与退火形成的第一区域的下表面位于二维电子气沟道以下。

另外，由于本申请实施例的第一结构层可以为双层或多层结构，因此下面对在第一结构层内离子注入的深度进行说明。

具体的，若第一结构层包括由下而上依次沉积的第二外延层和第三外延层的双层结构，且第三外延层的禁带比第二外延层的禁带宽，则第一区域贯穿第三外延层，以及第一区域的下表面位于二维电子气沟道以下。

可以理解的是，以凸形结构为掩膜，在第一钝化层的上表面向第二外延层和第三外延层内进行离子注入与退火。此时，离子注入的最大深度穿透第三外延层，使得第一区域的下表面位于二维电子气沟道以下，从而保证二维电子气与重掺杂的第一区域电学连通。

需要说明的是，本申请实施例可以通过MOCVD、MBE、HVPE、PLD或反应溅射等技术沉积第二外延层和第三外延层。

示例性的，请参阅图11，第一结构层包括第二外延层和第三外延层。其中，第一区域的贯穿第三外延层，以及第一区域的下表面位于二维电子气沟道以下。

进一步的，第二外延层可以为GaN材料构成的单层结构。或者，第二外延层可以为AlGaN、InGaN或GaN中的至少两种材料构成的多层结构。其中，第二外延层的厚度可以为10-500nm。

需要说明的是，本申请实施例需要根据射频半导体器件的制备工艺和要求，合理选择外延生长第二外延层的材料。另外，当第二外延层为单层结构时，第二外延层可以为第一结构层中的沟道层；当第二外延层为多层结构时，第二外延层可以包括第一结构层中的背势垒层和沟道层。其中，AlGaN材料作为低Al组分的背势垒层，可以提高缓冲层一侧的势垒，增强沟道阱中电子气的量子限制，从而提高射频半导体器件的输出性能、夹断特性，以及减小缓冲层漏电。

进一步的，第三外延层可以为AlGaN、InGaN、InAlN、AlN或InAlGaN中的至少一种材料构成的单层或多层结构。其中，第三外延层的厚度为5-30nm。优选的，第三外延层为AlGaN材料的单层结构。

需要说明的是，本申请实施例需要根据射频半导体器件的制备工艺和要求，合理选择外延生长第三外延层的材料。另外，第三外延层可以作为第一结构层中的势垒层，例如，第三外延层可以作为AlGaN、AlN、InAlN或InAlGaN等材料的单势垒层，也可以作为AlGaN/AlN、InAlN/AlN、InAlGaN/AlN、AlInN/AlGaN、InAlGaN/AlGaN、InAlGaN/InGaN、InAlGaN/InAlN等材料的复合势垒层。

需要说明的是，图9所示实施例与上述图1所示实施例中的技术方案一致，因此图9中未详细涉及的内容可以具体详见图1中的相关描述，对此不再赘述。

可以看出，本申请实施例中，由于凸形结构用于制备射频半导体器件的栅极，因此后续通过光刻-腐蚀或平坦化-腐蚀工艺去除该凸形结构以制备栅极，从而通过预先制备的凸形结构有利于实现自对准和小尺寸结构的栅极工艺集成。另外，在第一结构层内制备重掺杂的第一区域以形成具有低电阻的源漏区域。由于源漏区域用于制备射频半导体器件的源漏极，从而保证制备的源漏极具有较小的寄生电阻和接触电阻。

结合上述示例介绍的射频半导体器件的制备方法。下面本申请实施例提供一种射频半导体器件的结构，该射频半导体器件包括衬底、缓冲层、第一结构层、第一结构层内重掺杂的第一区域、第一钝化层、凸形结构、侧墙结构。

其中，缓冲层和第一结构层由下而上依次放置于衬底的上表面。

其中，第一结构层中形成有二维电子气导电沟道，第一结构层用于射频高电子迁移率晶体管；

其中，第一钝化层位于第一结构层的上表面，第一钝化层的上表面放置凸形结构和侧墙结构。

其中，凸形结构用于制备射频半导体器件的栅极，凸形结构包括薄膜层和第二钝化层，第二钝化层放置于薄膜层的上表面，薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。

其中，侧墙结构位于凸形结构的外侧，侧墙结构用于保护凸形结构。

其中，第一区域位于侧墙结构的外侧，第一区域的下表面位于所述二维电子气导电沟道以下，第一区域用于形成源漏区域，源漏区域用于制备射频半导体器件的源漏极。

示例性的，请参阅图12，射频半导体器件包括衬底、缓冲层、第一结构层、第一结构层内重掺杂的第一区域、第一钝化层、凸形结构、侧墙结构。凸形结构包括薄膜层和第二钝化层，侧墙结构位于凸形结构的外侧，第一区域位于侧墙结构的外侧，第一区域的下表面位于所述二维电子气导电沟道以下。

需要说明的是，由于上述图1所示的方法实施例与器件实施例为相同技术构思的不同呈现形式，因此，上述方法实施例中的技术方案应同步适配于器件实施例部分，对此不再赘述。

可以看出，本申请实施例中，首先，由于凸形结构用于制备射频半导体器件的栅极，因此后续通过光刻-腐蚀或平坦化-腐蚀工艺去除该凸形结构以制备栅极，从而通过预先制备的凸形结构有利于实现自对准和小尺寸结构的栅极工艺集成。其次，通过制备自对准工艺所需的侧墙结构以保护该凸形结构，从而实现栅极与邻近源漏极的电学隔离，同时有利于改善器件的击穿特性，进而提高射频半导体器件的性能。最后，在第一结构层内制备重掺杂的第一区域以形成具有低电阻的源漏区域。由于源漏区域用于制备射频半导体器件的源漏极，从而保证制备的源漏极具有较小的寄生电阻和接触电阻。

在一个可能的示例中，第一区域由根据凸形结构、侧墙结构为掩膜在第一钝化层的上表面向第一结构层内进行离子注入与退火以形成。

在一个可能的示例中，若第一结构层包括由下而上依次沉积的第二外延层和第三外延层的双层结构，且第三外延层的禁带比第二外延层的禁带宽，则第一区域贯穿第三外延层，以及第一区域的下表面位于二维电子气导电沟道以下。

在一个可能的示例中，衬底为硅Si、氮化镓GaN、碳化硅SiC、蓝宝石或金刚石中的一种材料构成的单晶结构；或者，缓冲层为氮化铝AlN、GaN、氮化镓铝AlGaN中的至少一种材料构成的单层或多层结构，缓冲层的厚度为0.5-4um；或者，第一结构层为氮化镓GaN、氮化镓铝AlGaN、氮化镓铟InGaN、氮化铝铟InAlN、氮化铝AlN、氮化镓铝铟InAlGaN中的至少两种材料构成的双层或多层结构，第一结构层的厚度为10-400nm；或者，第一钝化层为氮化硅SiN

与上述实施例一致，下面本申请实施例提供又一种射频半导体器件的结构，该射频半导体器件包括衬底、缓冲层、第一结构层、第一钝化层、凸形结构、侧墙结构、第一表面区域和重掺杂的第一外延层。

其中，缓冲层和第一结构层由下而上依次放置于衬底的上表面。

其中，第一结构层中形成有二维电子气导电沟道，第一结构层用于射频高电子迁移率晶体管。

其中，第一钝化层位于第一结构层的上表面，第一钝化层的上表面放置于凸形结构和侧墙结构。

其中，凸形结构用于制备射频半导体器件的栅极，凸形结构包括薄膜层和第二钝化层，第二钝化层置于薄膜层的上表面，薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层；

其中，侧墙结构位于凸形结构的外侧，侧墙结构用于保护凸形结构；

其中，第一表面区域为回刻第一结构层后所露出的表面区域，第一表面区域位于侧墙结构的外侧；

其中，第一外延层位于第一表面区域上，第一外延层的下表面位于二维电子气导电沟道以下，第一外延层用于形成源漏区域，源漏区域用于制备射频半导体器件的源漏极。

示例性的，请参阅图13，射频半导体器件包括衬底、缓冲层、第一结构层、第一钝化层、凸形结构、侧墙结构、第一表面区域和重掺杂的第一外延层。凸形结构包括薄膜层和第二钝化层，侧墙结构位于凸形结构的外侧，第一外延层位于回刻第一结构层后所露出的表面区域上，第一外延层的下表面位于二维电子气导电沟道以下。

需要说明的是，由于上述图1所示的方法实施例与器件实施例为相同技术构思的不同呈现形式，因此，上述方法实施例中的技术方案应同步适配于器件实施例部分，对此不再赘述。

可以看出，本申请实施例中，首先，由于凸形结构用于制备射频半导体器件的栅极，因此后续通过光刻-腐蚀或平坦化-腐蚀工艺去除该凸形结构以制备栅极，从而通过预先制备的凸形结构有利于实现自对准和小尺寸结构的栅极工艺集成。其次，通过制备自对准工艺所需的侧墙结构以保护该凸形结构，从而实现栅极与邻近源漏极的电学隔离，同时有利于改善器件的击穿特性，进而提高射频半导体器件的性能。最后，在回刻第一结构层后所露出的表面区域上外延沉积重掺杂的第一外延层以形成具有低电阻的源漏区域。由于源漏区域用于制备射频半导体器件的源漏极，从而保证制备的源漏极具有较小的寄生电阻和接触电阻。

在一个可能的示例中，若第一结构层包括由下而上依次沉积的第二外延层和第三外延层的双层结构，且第三外延层的禁带比第二外延层的禁带宽，则第一表面区域为回刻第三外延层及以下材料后所露出的的表面区域。

在一个可能的示例中，衬底为硅Si、氮化镓GaN、碳化硅SiC、蓝宝石或金刚石中的一种材料构成的单晶结构；或者，缓冲层为氮化铝AlN、氮化镓GaN、氮化镓铝AlGaN中的至少一种材料构成的单层或多层结构，缓冲层的厚度为0.5-4um；或者，第一结构层为氮化镓GaN、氮化镓铝AlGaN、氮化镓铟InGaN、氮化铝铟InAlN、氮化铝AlN、氮化镓铝铟InAlGaN中的至少两种材料构成的双层或多层结构，第一结构层的厚度为10-400nm；或者，第一钝化层为氮化硅SiN

与上述实施例一致，下面本申请实施例提供又一种射频半导体器件的结构，该射频半导体器件包括衬底、缓冲层、第一结构层、所述第一结构层内重掺杂的第一区域、第一钝化层和凸形结构。

其中，缓冲层和第一结构层由下而上依次放置于衬底的上表面。

其中，第一结构层中形成有二维电子气导电沟道，第一结构层用于射频高电子迁移率晶体管。

其中，第一钝化层位于第一结构层的上表面，第一钝化层的上表面放置于凸形结构。

其中，凸形结构用于制备射频半导体器件的栅极，凸形结构包括薄膜层和第二钝化层，第二钝化层放置于薄膜层的上表面，薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。

其中，第一区域位于凸形结构的外侧，第一区域的下表面位于二维电子气导电沟道以下，第一区域用于形成源漏区域，源漏区域用于制备射频半导体器件的源漏极。

示例性的，请参阅图14，射频半导体器件包括衬底、缓冲层、第一结构层、所述第一结构层内重掺杂的第一区域、第一钝化层和凸形结构。凸形结构包括薄膜层和第二钝化层，第一区域位于凸形结构的外侧，第一区域的下表面位于二维电子气导电沟道以下。

需要说明的是，由于上述图9所示的方法实施例与器件实施例为相同技术构思的不同呈现形式，因此，上述方法实施例中的技术方案应同步适配于器件实施例部分，对此不再赘述。

可以看出，本申请实施例中，由于凸形结构用于制备射频半导体器件的栅极，因此后续通过光刻-腐蚀或平坦化-腐蚀工艺去除该凸形结构以制备栅极，从而通过预先制备的凸形结构有利于实现自对准和小尺寸结构的栅极工艺集成。另外，在第一结构层内制备重掺杂的第一区域以形成具有低电阻的源漏区域。由于源漏区域用于制备射频半导体器件的源漏极，从而保证制备的源漏极具有较小的寄生电阻接触电阻。

在一个可能的示例中，第一区域由根据凸形结构为掩膜在第一钝化层的上表面向第一结构层内进行离子注入与退火以形成。

在一个可能的示例中，若第一结构层包括由下而上依次沉积的第二外延层和第三外延层的双层结构，且第三外延层的禁带比第二外延层的禁带宽，则第一区域贯穿第三外延层，以及第一区域的下表面位于二维电子气导电沟道以下。

在一个可能的示例中，衬底为硅Si、氮化镓GaN、碳化硅SiC、蓝宝石或金刚石中的一种材料构成的单晶结构；或者，缓冲层为氮化铝AlN、氮化镓GaN、氮化镓铝AlGaN中的至少一种材料构成的单层或多层结构，缓冲层的厚度为0.5-4um；或者，第一结构层为氮化镓GaN、氮化镓铝AlGaN、氮化镓铟InGaN、氮化铝铟InAlN、氮化铝AlN、氮化镓铝铟InAlGaN中的至少两种材料构成的双层或多层结构，第一结构层的厚度为10-400nm；或者，第一钝化层为氮化硅SiN

需要说明的是，对于上述的各方法实施例，为了简单描述，将其都表述为一系列的动作组合。本领域技术人员应该知悉，本申请不受所描述的动作顺序的限制，因为本申请实施例中的某些步骤可以采用其他顺序或者同时进行。此外，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本申请实施例所必须的。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例进行了详细介绍，本申请实施例中的说明只是用于帮助理解本申请的方法及其核心思想。本领域技术人员应该知悉，本申请实施例在具体实施方式和应用范围上均会有改变之处，至此，本说明书内容不应理解为对本申请的限制。