可编程数字Σ-Δ调制器

技术领域

本公开的示例一般涉及电子电路，并具体地涉及可编程数字∑-Δ调制器。

背景技术

由于频率规划的灵活性，N分数(fractional-N)分频锁相环(phase-locked loop,PLL) 电路用于许多时钟应用中。数字∑-Δ调制器(SDM)是N分数分频PLL的主要组成部分之一。SDM电路通过抖动PLL反馈分频器的分频值，而为PLL提供具有分数乘法因子的灵活性，并具有噪声整形的好处。SDM的噪声整形能力有助于限制N分数分频PLL中的分数操作的晃动贡献。但是，实际的SDM架构的稳定输入范围很有限。例如，SDM中常用的多级噪声整形(MASH)架构的输入范围为零到一。这种小的输入范围限制了N分数分频PLL在诸如跟踪率(PPM)和扩频时钟(SSC)那样的应用中的使用。SDM的有限输入范围阻止其输出分数字动态跨越整数边界，而不会在PLL中引起大晃动。因此，期望提供一种具有较宽输入范围的SDM电路。

发明内容

描述了用于提供可编程数字∑-Δ调制器(SDM)的技术。在一个示例中，∑-Δ调制器 (SDM)电路包括：向下取整电路；减法器，其第一输入耦接到所述向下取整电路的输入，而第二输入耦接到所述向下取整电路的输出；具有可编程次序的多级噪声整形(MASH) 转换器，该MASH转换器包括耦接到减法器的输出的输入；可编程延迟电路，其输入耦接至向下取整电路的输出；和加法器，其第一输入耦接到MASH转换器的输出，其第二输入耦接到可编程延迟电路的输出。

在另一示例中，锁相环(PLL)电路包括：误差检测器，其具有接收参考频率的第一输入和接收具有反馈频率的反馈信号的第二输入；振荡器，其具有耦接到误差检测器的输出的输入，并具有输出以提供具有输出频率的输出信号，该输出频率是频率倍数乘以参考频率；分频器，其输入耦接到振荡器的输出，并具有根据分频器控制信号提供反馈信号的输出；以及∑-Δ调制器(SDM)，其接收具有整数部分和分数部分的值的输入和提供所述分频器控制信号的输出。该SDM包括：向下取整电路，其具有被耦接到SDM的输入的输入；减法器，其第一输入耦接到所述向下取整电路的输入，而第二输入耦接到所述向下取整电路的输出；具有可编程次序的多级噪声整形(MASH)转换器，该MASH转换器包括耦接到减法器的输出的输入；可编程延迟电路，其输入耦接至向下取整电路的输出；加法器，其第一输入耦接到MASH转换器的输出，其第二输入耦接到可编程延迟电路的输出，并且其输出耦接到SDM的输出。

在另一示例中，一种操作∑-Δ调制器(SDM)电路的方法包括：接收具有整数部分和分数部分的输入信号；在向下取整电路处，处理输入值以产生具有整数部分的向下取整信号；在减法器中，从输入信号中减去向下取整信号，以产生具有分数部分的分数信号；将分数信号耦接到具有可编程次序的多级噪声整形(MASH)转换器；在延迟电路处，使用可编程延迟器延迟向下取整信号以产生延迟的向下取整信号；将所述MASH转换器的输出信号与所述延迟的向下取整信号相加。

参考以下具体实施方式，可以理解这些方面以及其他方面。

为了可以详细地理解上述特征的方式，可以通过参考示例实施方式来获得上面发明内容的更具体的描述，其中一些示例在附图中示出。然而，应注意，附图仅示出了典型的示例性实施方式，因此不应被认为是对其范围的限制。

图1是描绘根据一个示例的示例性集成电路(IC)系统的框图。

图2是描绘根据一个示例的锁相环(PLL)电路的示例的框图。

图3是描绘根据一个示例的∑-Δ调制器(SDM)的框图。

图4是描绘根据一个示例的操作SDM的方法的流程图。

图5是描绘根据一个示例的可编程次序MASH转换器的示例的框图。

图6是示出根据一个示例的可编程IC的框图。

图7示出了根据示例的图6的可编程IC的现场可编程门阵列(FPGA)的实施方式。

为了便于理解，在可能的地方使用了相同的附图标记来表示图中共有的相同元件。可以预期的是，一个示例的元件可以有益地并入其他示例中。

具体实施方式

在下文中参照附图来说明各种特征。应当注意，附图可以按比例绘制，也可以不按比例绘制，并且在整个附图中，相似结构或功能的元件由相似的附图标记表示。应当注意，附图仅旨在便于特征的描述。它们不旨在作为所要求保护的发明的详尽描述或对所要求保护的发明的范围的限制。另外，示出的示例不必具有所示的所有方面或优点。结合特定示例描述的方面或优点不必限于该示例，并且即使未如此示出或未明确描述，其也可以在任何其他示例中实施。

描述了用于提供可编程数字∑-Δ调制器(SDM)的技术。本文描述的技术解决了∑-Δ调制器(DSM)的输入范围受限的问题。本文所述的SDM为可编程的大输入范围提供了可编程次序，这可以使用于许多时钟和定时应用，包括利用N分数分频锁相环(PLL)的跟踪百万分率(PPM)和扩频时钟(SSC)。在示例中，SDM包括向下取整电路、具有与向下取整电路的输入耦接的第一输入和与向下取整电路的输出耦接的第二输入的减法器、以及具有可编程次序的多级噪声整形(MASH)转换器。MASH转换器包括耦接到减法器的输出的输入。SDM还包括：可编程延迟电路，其输入耦接至向下取整电路的输出；以及加法器，其第一输入耦接至MASH转换器的输出，其第二输入耦接至可编程延迟电路的输出。这些方面和其他方面将在下文中参照附图进行描述。

图1是描绘示例集成电路(IC)系统100的框图。IC系统100包括耦接到参考振荡器104的IC102。IC102可以是可编程IC，诸如现场可编程门阵列(FPGA)、复杂的可编程逻辑器件(CPLD)等。可替换地，IC 102可以是掩模限定的IC，诸如专用集成电路(IC)、专用标准产品(ASSP)等。参考振荡器104可以是可操作以输出具有参考频率的参考信号的晶体振荡器等。尽管示出的是单个参考振荡器104，但是IC 102可以耦接到多个参考振荡器104。

IC 102包括一个或多个收发器106，其包括一个或多个PLL 108。PLL 108的输入116 被耦接以从参考振荡器104接收参考信号。PLL 108的输入/输出(IO)接口112被耦接以接收控制信号并提供状态信号。每个PLL 108被耦接以向收发器106提供具有输出频率的输出信号。收发器106可以使用该输出信号来发送和/或接收数据。下面参照图2描述PLL108的示例。在一些示例中，IC 102可以包括多个PLL 108，每个PLL基于单个基准振荡器104输出不同的输出频率。

图2是描绘PLL 108的示例的框图。PLL 108包括误差检测器202、振荡器204、分频器208、∑-Δ调制器(SDM)209和控制电路214。误差检测器202的输入216被耦接以接收具有参考频率(F

振荡器204的输入耦接到误差检测器202的输出218。振荡器204使用误差信号ERR来调节其振荡的频率。振荡器204包括输出210，该输出被耦接以提供具有频率F

分频器208的输入耦接到振荡器204的输出210。分频器208的另一个输入224被耦接以接收来自SDM 209的分频器控制信号(Y[n])。分频器控制信号(Y[n])为分频器208 提供除数，以用于对输出信号的频率进行分频。该除数被SDM 209抖动，以使得除数有效地变为“N.F”。分频器208包括输出222，其提供具有反馈频率F

SDM 209包括被耦接以接收输入信号N的输入228I和被耦接以接收输入信号F 的输入228F。在该示例中，输入228I是h位输入，并且输入228F包括m位输入，其中m 是正整数。信号N提供代表该频率倍数的整数部分的h位值。在一个示例中，h＝8，但是 h可以大于或小于8。信号F提供一个值，该值指示频率倍数的分数部分.F，其中k 小于m。特别地，频率倍数的分数部分“.F”等于F/2^k。在一个示例中，值k可以动态地选自多个不同的宽度。例如，如果m＝24位，则k可以选择为具有12位、16位、20 位或24位的宽度。最大宽度m可以具有大于或小于24的其他值，并且可选的宽度k可以为非12、16、20和24的其他值。以此方式，可以通过为值F选择不同的宽度而增加或减小频率倍数的分数部分“.F”的有效数字位数，并因此增加或减小PLL 108的PPM精度，。

SDM 209包括被耦接以接收来自分频器208的输出222的反馈信号FB的输入。在一个示例中，SDM 209也可以包括被耦接以接收参考信号REF的输入。SDM 209将反馈信号FB用作时钟信号，以针对反馈信号的每个周期产生不同的值Y[n]。Y[n]的值在N-O到 N+O+1之间变化，其中O是所选的次序(例如，对于第一次序、第二次序或第三次序，O 分别为1、2或3)，并且N是输入228上的整数值。SDM 209操作为使得Y[n]的平均值等于N+F/2^k。分频器208使用Y[n]的不同值作为除数，以对输出信号OUT的频率Fout进行分频并产生反馈信号FB的频率F

控制电路214包括耦接到分频器208的输出222以接收反馈信号FB的输入。控制电路214包括被耦接以接收参考信号REF的另一输入。控制电路214耦接到IO接口112以接收控制信号并提供用于PLL 108的状态信号。控制电路214包括被耦接到SDM 209的输入232的输出。

SDM 209可以包括多个级。在一个示例中，每一级本身就是第一次序SDM。SDM 级可以级联以实现具有可编程次序的多级噪声整形(MASH)结构。SDM 209包括耦接以接收来自控制电路214的控制信号的输入232。SDM 209基于来自控制电路214的控制信号选择次序。例如，SDM 209可以包括三个级并且可以从第一次序(1)、第二次序(1-1) 和第三次序(1-1-1)中进行选择。SDM 209可以包括大于或小于3的其他数量的级，并且因此可以具有不同数量的可选次序。SDM针对反馈信号的每个周期n输出数值Y[n]。在本示例中，值Y[n]包括h位。在一个示例中，h＝8位，但是SDM 209的输出值Y[n]可以具有大于或小于8位的位。

图3是描绘根据一个示例的SDM 209的框图。SDM 209包括可编程次序MASH转换器302、可编程延迟电路304、向下取整电路306、减法器308和加法器310。向下取整电路306的输入耦接至输入228。向下取整电路306的输出耦接到减法器308的输入和可编程延迟电路304的输入。减法器308的另一输入耦接到输入228。减法器308的输出耦接到可编程次序MASH转换器302的输入。可编程次序MASH转换器302的输出耦接到加法器310的输入。可编程延迟电路304的输出耦接到加法器310的另一个输入。加法器310 的输出耦接到输出224。控制电路214将控制信号MO提供给可编程次序MASH转换器 302以选择其次序。控制电路214将控制信号DS提供给可编程延迟电路304以设置其延迟。

由于可编程次序MASH转换器302的输入范围有限，所以SDM 209首先对输入进行向下取整运算以获得输入228的整数部分。整数部分经过可编程延迟电路304。相反，可编程次序MASH转换器302处理宽范围输入与向下取整电路306输出的整数部分之间的差 (即，输入228的分数部分)。控制电路214设置延迟电路304的延迟以匹配可编程次序 MASH转换器302的信号传递函数。可编程次序MASH转换器302提供噪声整形中的灵活性以支持不同的应用。输入228的整数部分经过可编程延迟而不是固定延迟，因为可编程次序MASH转换器302的不同次序具有应当匹配的不同信号传递函数。在输出处，将延迟的整数部分添加到可编程次序MASH转换器302的输出以产生最终输出224。在图3的架构中，无论可编程次序MASH转换器302的次序如何，并且无论输入的范围如何，SDM 均正常运行。即，SDM 209允许输入228的无限输入范围；并且提供可编程次序以允许噪声整形适应特定应用；当在N分数分频PLL中使用时，提供给分频器输入能够动态越过整数边界的能力；当在扩频(SSC)应用中使用时提供无限的扩频范围；并提供延迟匹配，以避免输出晃动的增加和确保输出平稳准确。

图4是描绘根据一个示例的操作SDM 209的方法400的流程图。方法400开始于步骤402，其中SDM 209接收具有整数和分数部分的输入信号。在步骤404，向下取整电路306 处理输入信号以生成具有整数部分的向下取整信号。在步骤406，减法器308确定向下取整信号和输入信号之间的差，以产生具有输入的分数部分的分数信号。在步骤408，分数信号被耦接到可编程次序MASH转换器302。在步骤410，向下取整信号被延迟电路304 延迟，以产生延迟的向下取整信号。在步骤412，加法器310将可编程次序MASH转换器 302的输出与延迟的向下取整信号相加以生成SDM 209的输出。

图5是描绘根据一个示例的可编程次序MASH转换器302的示例的框图。在该示例中，可编程次序MASH转换器302包括三个MASH转换器512-1至512-3。MASH转换器512-1 的输入被耦接以接收信号F。MASH转换器512-1的输出耦接到MASH转换器512-2 的输入。MASH转换器512-2的输出耦接到MASH转换器512-3的输入。MASH转换器 512-1至512-3的时钟输入被耦接以接收反馈信号FB。

每个MASH转换器512-1至512-3包括多路复用器504和累加器506。为清楚起见，仅详细示出了MASH转换器512-1。应当理解，MASH转换器512-2和512-3与MASH转换器512-1类似地配置。多路复用器504的输入被耦接以接收要被累加的值(例如，F 或来自前一级的累加器输出)和逻辑零信号(m’b0)。多路复用器504的输出耦接到累加器 506的输入。累加器506的一个输出提供累加值，并且累加器506的另一输出提供进位位 (溢出位)。累加器506的时钟输入被耦接以接收反馈信号FB。多路复用器504的一个控制输入被耦接以接收次序选择信号MO的一位。次序选择信号MO的位M<2:0>确定MASH 转换器512-1至512-3中的哪一个被使能(例如，可编程次序MASH转换器302的次序)。

假定可编程次序MASH转换器302被配置为第三(1-1-1)次序。对于反馈信号FB的每个周期，MASH转换器512-1将值F加到其累加值中。对于反馈信号FB的每个周期，MASH转换器512-2将MASH转换器512-1的累加值与其累加值相加。对于反馈信号 FB的每个周期，MASH转换器512-3将MASH转换器512-2的累加值与其累加值相加。 MASH转换器512-1至512-3的进位(溢出)位耦接到加法器310的输入(被称为溢出1、溢出2和溢出3)。如果MASH转换器512-1至512-3中的任何一个被位选择信号MO禁用，则相应的进位(溢出)位为零。

加法器310具有被耦接以接收反馈信号FB的时钟输入；被耦接以接收整数值N的输入；以及被耦接以接收MASH次序信号(MO<2:0>)的输入。加法器310的输出提供分频器控制信号Y[n]。加法器310将溢出的值与整数值N组合，以针对反馈信号FB的每个周期生成输出值Y[n]。MASH次序信号(MO<2:0>)确定在计算中使用的MASH转换器512-1 至512-3的数量。对于第一次序计算，仅使用来自MASH转换器512-1的溢出1。对于第二次序计算，仅使用分别来自MASH转换器512-1和512-2的溢出1和溢出2。对于第三次序计算，将使用所有溢出1、2和3。Y[n]的值在N-O到N+O+1之间变化，其中O是所选的次序(例如，对于第一、第二或第三次序，O分别为1、2或3)。

图6是描绘根据一个示例的可编程IC 1的框图，该示例可用作图1所示的IC 102的一个实施方式。可编程IC 1包括可编程逻辑3、配置逻辑25和配置存储器26。可编程IC 1 可以耦接到诸如非易失性存储器27、DRAM 28和其他电路29之类的外部电路。可编程逻辑3包括逻辑单元30、支持电路31和可编程互连32。逻辑单元30包括可以被配置为实现多个输入的通用逻辑功能的电路。支持电路31包括专用电路，例如收发器、输入/输出块、数字信号处理器、存储器等。逻辑单元和支持电路31可以使用可编程互连32而进行互连。用于对逻辑单元30进行编程、用于设置支持电路31的参数、以及用于对可编程互连32进行编程的信息被配置逻辑25存储在配置存储器26中。配置逻辑25可以从非易失性存储器27或任何其他来源(例如，DRAM 28或从其他电路29)获得配置数据。在一些示例中，可编程IC 1包括处理系统2。处理系统2可以包括微处理器、存储器、支持电路、 IO电路等。

图7示出了可编程IC 1的现场可编程门阵列(FPGA)实施方式，其包括大量不同的可编程区块，包括收发器37、可配置逻辑块(“CLB”)33、随机存取存储器块(“BRAM”) 34、输入/输出块(“IOB”)36、配置和时钟逻辑(“CONFIG/CLOCKS”)42、数字信号处理块(“DSP”)35、专用输入/输出块(“I O”)41(例如，配置端口和时钟端口)以及其他可编程逻辑39，例如数字时钟管理器、模数转换器、系统监测逻辑等。FPGA还可以包括PCIe接口40、模数转换器(ADC)38等。

如图7顶部包括的示例所示，在一些FPGA中，每个可编程区块可以包括至少一个可编程互连元件(“INT”)43，其具有到同一个区块内的可编程逻辑元件的输入和输出端子 48的连接。每个可编程互连元件43还可以包括到同一区块或其他区块中的相邻可编程互连元件的互连段49的连接。每个可编程互连元件43还可包括到逻辑块(未示出)之间的通用路由资源的互连段50的连接。通用路由资源可包括在包括互连段(例如，互连段50) 的轨道的逻辑块(未示出)与用于连接互连段的开关块(未示出)之间的路由通道。通用路由资源的互连段(例如，互连段50)可以跨越一个或多个逻辑块。可编程互连元件43 与通用路由资源一起实现了用于所示FPGA的可编程互连结构(“可编程互连”)。

在一个示例性实施方式中，CLB 33可以包括可被编程为实现用户逻辑的可配置逻辑元件(“CLE”)44以及单个可编程互连元件(“INT”)43。BRAM 34可以包括BRAM逻辑元件(“BRL”)45以及一个或多个可编程互连元件。通常，区块中包括的互连元件的数量取决于区块的高度。在图示的例子中，BRAM区块具有与五个CLB相同的高度，但是也可以使用其他数目(例如四个)。除了适当数量的可编程互连元件之外，DSP区块35还可以包括DSP逻辑元件(“DSPL”)46。除了编程互连元件43的一个实例之外，IOB 36还可以包括例如输入/输出逻辑元件(“IOL”)47的两个实例。本领域技术人员将清楚的是，连接到例如I/O逻辑元件47的实际的I/O焊盘通常不限于输入/输出逻辑元件47的区域。

在图示的示例中，靠近芯片中心的水平区域(如图7所示)用于配置、时钟和其他控制逻辑。从该水平区域或列延伸的垂直列51用于在将时钟和配置信号分配在FPGA的整个宽度。

一些利用图7所示架构的FPGA包括破坏了构成FPGA很大一部分的规则柱状结构的附加逻辑块。这些附加逻辑块可以是可编程块和/或专用逻辑。

应当指出，图7仅意图示出示例性FPGA架构。例如，一行中逻辑块的数量、行的相对宽度、行的数量和顺序、行中包含的逻辑块的类型、逻辑块的相对大小、以及在图7顶部包括的互连/逻辑实施方式都纯粹是示例性的。例如，在实际的FPGA中，无论CLB出现在何处，通常都包括一个以上的相邻CLB行，以促进用户逻辑的有效实现，但是相邻 CLB行的数量随FPGA的整体尺寸变化而变化。

描述了用于提供可编程数字∑-Δ调制器(SDM)的技术。在一个示例中，∑-Δ调制器 (SDM)电路包括：向下取整电路；减法器，其第一输入耦接到所述向下取整电路的输入，而第二输入耦接到所述向下取整电路的输出；具有可编程次序数的多级噪声整形(MASH)转换器，该MASH转换器包括耦接到减法器的输出的输入；可编程延迟电路，其输入耦接至向下取整电路的输出；加法器，其第一输入耦接到MASH转换器的输出，第二输入耦接到可编程延迟电路的输出。

一些这样的SDM还可以包括控制电路，其耦接到MASH转换器和可编程延迟器，所述控制电路被配置为控制MASH转换器的可编程次序和可编程延迟电路的可编程延迟。

在一些这样的SDM电路中，控制电路可以被配置为基于MASH转换器的可编程次序的设置来设置可编程延迟以匹配MASH转换器的传递函数。

在一些这样的SDM电路中，MASH转换器包括多个级联级，其中输入级可以被耦接以接收减法器的输入，并且其中多个级中的每个级都包括耦接至控制电路的使能输入，并且其中控制电路可以被配置为通过使能多个级联中的选定数目的级联来控制MASH转换器的可编程次序。

在一些这样的SDM电路中，MASH转换器的输出可以被配置为提供从多个级联的所选数量的输出中导出的值。

在一些这样的SDM电路中，向下取整电路的输入可以被配置为接收表示具有整数部分和分数部分的值的数字信号，并且其中向下取整电路可以被配置为输出该值的整数部分。

在一些这样的SDM电路中，减法器可以被配置为从向下取整电路的输出中减去向下取整电路的输入，以将值的分数部分提供给MASH转换器。

在另一个示例中，锁相环(PLL)电路可以包括：误差检测器，其具有接收参考频率的第一输入和接收具有反馈频率的反馈信号的第二输入；振荡器，其输入耦接到误差检测器的输出，并具有输出以提供具有输出频率的输出信号，该输出频率是频率倍数乘以参考频率。分频器，其输入耦接到振荡器的输出，并具有根据分频器控制信号提供反馈信号的输出；∑-Δ调制器(SDM)，其具有整数部分和分数部分的值的输入和提供所述分频器控制信号的输出。SDM包括：向下取整电路，其具有被耦接到SDM的输入的输入；减法器，其第一输入耦接到所述向下取整电路的输入，而第二输入耦接到所述向下取整电路的输出；具有可编程次序的多级噪声整形(MASH)转换器，该MASH转换器包括耦接到减法器的输出的输入；可编程延迟电路，其输入耦接至向下取整电路的输出；以及加法器，其第一输入耦接到MASH转换器的输出，第二输入耦接到可编程延迟电路的输出，并且输出耦接到SDM的输出。

在一些这样的PLL电路中，SDM还可以包括：控制电路，其耦接到MASH转换器和可编程延迟，该控制电路被配置为控制MASH转换器的可编程次序和可编程延迟电路的可编程延迟。

在一些这样的PLL电路中，控制电路可以被配置为基于MASH转换器的可编程次序的设置来设置可编程延迟以匹配MASH转换器的传递函数。

在一些这样的PLL电路中，MASH转换器可以包括多个级联级，其中输入级可以耦接以接收减法器的输入，并且其中多个级中的每个级均包括耦接到控制电路的使能输入，并且其中，控制电路可以被配置为通过使能多个级联中的选定数目的级来控制MASH转换器的可编程次序。

在一些这样的PLL电路中，MASH转换器的输出可以被配置为提供从多个级联的所选定数目的输出中导出的值。

在一些这样的PLL电路中，向下取整电路的输入可以被配置成接收表示具有整数部分和分数部分的值的数字信号，并且其中向下取整电路可以被配置成输出该值的整数部分。

在一些这样的PLL电路中，减法器可以被配置为从向下取整电路的输出中减去向下取整电路的输入，以将值的分数部分提供给MASH转换器。

在另一示例中，一种操作∑-Δ调制器(SDM)电路的方法可以包括：接收具有整数部分和分数部分的输入信号；在向下取整电路处，处理输入值以产生具有整数部分的向下取整信号；在减法器中，从输入信号中减去向下取整信号，以产生具有分数部分的分数信号；将分数信号耦接到具有可编程次序数的多级噪声整形(MASH)转换器；在延迟电路处，使用可编程延迟器延迟向下取整信号以产生延迟的向下取整信号；将所述MASH转换器的输出信号与所述延迟的向下取整信号相加。

一些这样的方法还可以包括：在控制电路处，控制MASH转换器的可编程次序和延迟电路的可编程延迟。

在一些这样的方法中，控制步骤可以包括设置MASH转换器的可编程次序和设置可编程延迟以匹配MASH转换器的传递函数。

在一些这样的方法中，MASH转换器可以包括多个级联级，并且其中控制步骤包括使能多个级联级的所选定数目的级。

在一些这样的方法中，MASH转换器的输出可以被配置为提供从多个级联级的所选定数目的级的输出中导出的值。

一些这样的方法还可以包括：将加法器的输出提供给N分数分频锁相环(PLL)电路。

虽然前述内容针对特定示例，但在不脱离其基本范围的情况下，可以设计其他示例，并且其范围由所附权利要求书确定。