半导体存储装置

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2018年7月27日、申请号为201810844160.2、发明名称为“半导体存储装置”的发明专利申请案。

[相关申请案]

本申请案享有以日本专利申请案2018-54562号(申请日：2018年3月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

近年来，要求半导体存储装置的微细化。

发明内容

实施方式提供一种能够微细化的半导体存储装置。

实施方式的半导体存储装置包含：基板；控制电路，设置在所述基板上，且包含晶体管；第1焊垫区域，包含所述基板上方的焊垫；第2焊垫区域，包含所述基板上方的焊垫；n个配线层；以及第1配线区域。n个配线层是所述基板上方的n(n为3以上的自然数)个配线层，所述n个配线层位于距离基板互不相同的高度，所述n个配线层各自包含配线。第1配线区域在第1轴延伸的方向上位于所述控制电路的端部与所述基板的端部之间并且在第2轴延伸的方向上与所述第1焊垫区域并排，不包含晶体管，且不包含与所述基板连接的接点，包含有在所述n个配线层中的m(m为3以上且超过n/2、且n以下的自然数)个配线层中沿着所述第2轴延伸的配线。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的俯视图。

图2是表示第1实施方式的存储单元阵列的要素及连接的图。

图3是表示第1实施方式的半导体存储装置的周边电路的局部平面构造的图。

图4是表示第1实施方式的半导体存储装置的局部截面构造的图。

图5是表示第1实施方式的半导体存储装置的控制电路的局部平面构造的图。

图6是表示第1实施方式的配线区域局部构造的例子的立体图。

图7是表示配线区域的局部平面构造的图。

图8是表示配线区域的局部截面构造的图。

图9是表示配线区域的局部平面构造的图。

图10是表示比较例的半导体存储装置的周边电路的局部平面构造的图。

图11是表示比较例的半导体存储装置的控制电路的局部平面构造的图。

图12是表示第1实施方式的第1变化例的半导体存储装置的周边电路的局部平面构造的图。

图13是表示第1实施方式的第1变化例的半导体存储装置的控制电路的局部平面构造的图。

图14是表示第1实施方式的第2变化例的半导体存储装置的周边电路的局部平面构造的图。

图15是表示第1实施方式的第2变化例的半导体存储装置的控制电路的局部平面构造的图。

图16是表示第2实施方式的半导体存储装置的周边电路的局部平面构造的图。

图17是表示第2实施方式的半导体存储装置的控制电路的局部平面构造的图。

图18是表示第2实施方式的变化例的半导体存储装置的控制电路的局部平面构造的图。

具体实施方式

以下，参照附图对所构成的实施方式进行说明。此外，在以下的说明中，对具有大致相同的功能及构成的构成要素附上相同符号。构成参照符号的数字之后的“-X(X为任意数字)”是用来区分通过包含相同数字的参照符号来参照且具有相同构成的要素彼此。在无需将以包含相同数字的参照符号表示的要素相互区分的情况下，这些要素通过只包含数字的参照符号来参照。例如，在无需将附有参照符号100-1、100-2的要素相互区分时，将这些要素总括地设为参照符号10来参照。

附图是示意性的图，应注意厚度与平面尺寸的关系、各层的厚度的比率等与现实情况不同。因此，具体的厚度或尺寸应参考以下说明来判断。另外，无需赘言，附图相互间也包含相互的尺寸关系或比率不同的部分。

以下，在本说明书中，为了方便说明，导入XYZ正交坐标系。在该坐标系中，将与下述半导体基板Sub的上表面平行且相互正交的2个轴设为D1轴(X)及D2轴(Y)，将与D1轴及D2轴这两者正交的轴、也就是沿着各层所积层的方向的轴设为D3轴(Z)。以下，在表述为“高度”的情况下，意味着沿着D3轴的长度。

<1>第1实施方式

对第1实施方式的半导体存储装置进行说明。

<1-1>存储器系统的构成

首先，使用图1对包含本实施方式的半导体存储装置的存储器系统的构成进行说明。图1表示包含实施方式的半导体存储装置的存储器系统，尤其是表示半导体存储装置的若干个要素及其布局。

如图1所示，存储器系统包含NAND(Not AND，与非)型闪速存储器1及存储器控制器2。存储器控制器2与NAND型闪速存储器1例如也可通过它们的组合来构成1个半导体装置，作为其例子，可列举像SD(Secure Digital，安全数字)

NAND型闪速存储器1形成在半导体基板Sub(未图示)上，包含多个存储单元，且非易失地存储数据。存储器控制器2通过NAND总线连接于NAND型闪速存储器1，且通过主机总线连接于主机。存储器控制器2控制NAND型闪速存储器1，且响应于从主机接收到的命令，对NAND型闪速存储器1进行存取。主机例如为数码相机或个人计算机等，主机总线例如为遵循SD接口的总线。

NAND总线传输遵循NAND接口的信号。该信号的具体例为芯片使能信号BCE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号BWE、读出使能信号RE、BRE、写入保护信号BWP、及数据选通信号DQS、BDQS、就绪/忙碌信号RB、及输入输出信号DQ(DQ0～DQ7)。数据选通信号BDQS是数据选通信号DQS的互补信号。

<1-1-1>NAND型闪速存储器的整体构成

使用图1说明实施方式的NAND型闪速存储器(半导体存储装置)1的构成。

另外，图1表示实施方式的NAND闪速存储器1的沿着D1轴及D2轴的布局。如图1所示，NAND型闪速存储器1具有例如矩形形状。NAND型闪速存储器1包含存储单元阵列100-1及100-2、行解码器110-1～110-4、位线连结电路120-1及120-2、读出放大器130-1及130-2、周边电路140、以及连结区域160-1～160-4及170-1～170-4。

周边电路140具有例如矩形形状，且沿着NAND型闪速存储器1的1边(沿着D1轴的边(例如图1中的下边))延伸，设置在NAND型闪速存储器1的缘部。周边电路140跨及NAND型闪速存储器1的沿着D2轴延伸的2条边的两者。存储器控制器2与NAND型闪速存储器1经由周边电路140连接。周边电路140接收控制信号及指令，且根据接收到的控制信号及指令来控制NAND型闪速存储器1。具体来说，周边电路140对存储单元阵列100、行解码器110、位线连结电路120及读出放大器130进行控制。

周边电路140包含控制电路141、列控制电路142、驱动器143、焊垫区域144及145、配线区域(配线专用通路)146、以及电压产生电路147。电压产生电路147位于周边电路140的左端。电压产生电路147例如包含电荷泵，且基于控制电路141的命令使电源电压升压，将升压的电压供给至NAND型闪速存储器1内的各要素。

焊垫区域144及145具有例如矩形形状，且位于周边电路140的下端，在沿着D1轴的方向上具有间隔地排列。焊垫区域144在左端与电压产生电路147的右端相接。焊垫区域145位于周边电路140的右端。焊垫区域144及145包含多个焊垫PD(未图示)。各焊垫PD接收或输出芯片使能信号BCE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号BWE、读出使能信号RE及BRE、写入保护信号BWP、数据选通信号DQS及BDQS、就绪/忙碌信号RB、输入输出信号DQ、以及电源电压中的任一个。

列控制电路142具有例如矩形形状，且位于周边电路140的上端，与焊垫区域144具有间隔地在沿着D2轴的方向上排列。列控制电路142产生及输出用来控制存储单元阵列100-1及100-2的列的信号。

驱动器143具有例如矩形形状，且位于周边电路140的上端，与焊垫区域145具有间隔地在沿着D2轴的方向上排列。驱动器143向存储单元阵列100-1及100-2的字线及选择栅极线传输电压。

控制电路141具有例如矩形形状，且位于列控制电路142与驱动器143之间的区域及焊垫区域144与焊垫区域145之间的区域。控制电路141从焊垫区域144及焊垫区域145接收控制信号及指令，且根据接收到的控制信号及指令来控制NAND型闪速存储器1。具体来说，控制电路141基于控制信号及指令而产生内部控制信号，并将内部控制信号发送给列控制电路142及驱动器143。另外，控制电路141产生从NAND型闪速存储器1输出的外部输出信号。外部输出信号例如包含就绪/忙碌信号RB、输入输出信号DQ及数据选通信号、以及BDQS。

配线区域146包含周边电路140中的除控制电路141、列控制电路142、驱动器143、焊垫区域144及145、及电压产生电路147以外的区域。更具体来说，配线区域146包含以下区域。配线区域146包含列控制电路142的下端与焊垫区域144的上端之间的部分的区域。另外，配线区域146包含驱动器143的下端与焊垫区域145的上端之间的部分的区域。

进而，配线区域146包含沿着控制电路141的周围的区域。更具体来说，配线区域146包含控制电路141的左端与列控制电路142的右端之间的区域。配线区域146包含被控制电路141、列控制电路142及焊垫区域144包围的区域。配线区域146包含被控制电路141的下端、焊垫区域144的右端及焊垫区域145的左端包围的区域。配线区域146包含被控制电路141、驱动器143及焊垫区域145包围的区域。配线区域146包含控制电路141的右端与驱动器143的左端之间的区域。

配线区域146包含用来在周边电路140中的要素之间传输信号及电压的配线。另外，配线区域146不包含晶体管，且不包含与基板Sub连接的接点。

存储单元阵列100(100-1及100-2)具有例如矩形形状，且位于NAND型闪速存储器1的上端。如图2所示，存储单元阵列100包含多个存储器串MS。各存储器串MS包含串联连接的选择晶体管ST、多个存储单元晶体管MC及选择晶体管ST。一选择晶体管ST连接于源极线SL，另一选择晶体管ST连接于位线BL。各存储单元晶体管MC非易失地存储数据，例如具有包含控制栅极电极及电荷储存层(例如浮栅电极)的积层栅极，且根据由注入至浮栅电极的电荷量决定的晶体管的阈值的变化而存储二值、或者多值数据。存储单元晶体管MC的控制栅极电极连接于字线WL，选择晶体管ST的栅极电极连接于选择栅极线SGL。存储单元晶体管MC可二维地排列，也可三维地排列。

返回到图1中。行解码器110-1及110-2具有例如矩形形状，且在沿着D2轴的方向上延伸，在沿着D1轴的方向上隔着存储单元阵列100-1。行解码器110-1及110-2在数据的读出动作、写入动作或者删除动作时选择存储单元阵列100-1的区块BLK。行解码器110-1及110-2对存储单元阵列100-1的字线WL及选择栅极线SGL传输读出动作、写入动作或者删除动作中所需的电压。

行解码器110-3及110-4具有例如矩形形状，且沿着D2轴延伸，在沿着D1轴的方向上隔着存储单元阵列100-2。与行解码器110-1及110-2同样地，行解码器110-3及110-4在数据的读出动作、写入动作或者删除动作时选择存储单元阵列100-2的区块BLK。行解码器110-3及110-4对存储单元阵列100-2的字线WL及选择栅极线SGL传输读出动作、写入动作或者删除动作中所需的电压。

位线连结电路120-1在沿着D2轴的方向上与存储单元阵列100-1并排地沿着存储单元阵列100-1配置。位线连结电路120-1包含有在存储单元阵列100-1中的位线BL与读出放大器130-1之间传输信号的传输晶体管。位线连结电路120-1基于经由连结区域170-1及170-2接收的控制信号，控制位线BL与读出放大器130-1的连接。

同样地，位线连结电路120-2在沿着D2轴的方向上与存储单元阵列100-2并排地沿着存储单元阵列100-2配置。位线连结电路120-2包含在存储单元阵列100-2中的位线BL与读出放大器130-2之间传输信号的传输晶体管。位线连结电路120-2基于经由连结区域170-3及170-4接收的控制信号，控制位线BL与读出放大器130-2的连接。

读出放大器130-1沿着位线连结电路120-1设置，在沿着D2轴的方向上与存储单元阵列100-1隔着位线连结电路120-1。读出放大器130-2沿着位线连结电路120-2设置，在沿着D2轴的方向上与存储单元阵列100-2隔着位线连结电路120-2。读出放大器130具有读出存储单元阵列100中的位线BL的电压的读出电路(未图示)、及用来将已读出的数据或用于进行写入的数据锁存的数据存储电路(未图示)等。读出放大器130-1经由位线BL读出存储单元阵列100-1中的存储单元晶体管MC的数据。读出放大器130-2经由位线BL读出存储单元阵列100-2中的存储单元晶体管MC的数据。

连结区域170(170-1～170-4)从周边电路140接收字线驱动信号，并将所接收到的字线驱动信号发送给行解码器110。

连结区域160-1及160-2从周边电路140接收列控制信号，并将所接收到的列控制信号发送给读出放大器130-1。连结区域160-3及160-4从周边电路140接收列控制信号，并将所接收到的列控制信号发送给读出放大器130-2。

<1-1-2>周边电路的构成

接下来，使用图3对周边电路140进行说明。图3沿着D1轴及D2轴示出第1实施方式的周边电路140的一部分、尤其是控制电路141的周边，另外，也一并示出用来将多个要素相互电连接的配线。

如图3所示，焊垫区域144及145包含多个焊垫PD。焊垫PD沿着D1轴具有间隔地排列。焊垫区域144及145在焊垫PD输出数据选通信号DQS及BDQS、以及输出信号DQ。另外，焊垫区域144及145在焊垫PD接收芯片使能信号BCE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号BWE、读出使能信号RE及BRE、写入保护信号BWP、以及数据选通信号DQS及BDQS。

配线区域146包含配线区域146-1、146-2、146-3、146-4、146-5、146-6、146-7及146-8。首先，对配线区域146-1～146-8的配置进行说明。

配线区域146-1、146-2、146-3及146-4位于NAND型闪速存储器1的下端CE。配线区域146-3、146-2、146-1及146-4依序从左到右排列并邻接。配线区域146-3与焊垫区域144相接。配线区域146-2及146-1与控制电路141相接，且位于控制电路141及下端CE之间。配线区域146-4与焊垫区域145相接。

配线区域146-5位于控制电路141的左侧，且沿着控制电路141的左端延伸，在配线区域146-3的上侧从焊垫区域144与控制电路141之间的区域跨及至列控制电路142与控制电路141之间的区域。

配线区域146-6位于控制电路141的右侧，且沿着控制电路141的右端延伸，在配线区域146-4的上侧从焊垫区域145与控制电路141之间的区域跨及至驱动器143与控制电路141之间的区域。

配线区域146-7占据列控制电路142与焊垫区域144之间的区域。配线区域146-8占据驱动器143与焊垫区域145之间的区域。

配线区域146-1～146-8包含以下所示的配线，配线区域146-1～146-8的若干个配对各者中的2个配线区域146是通过以下所示的配线相互电连接。

配线区域146-1包含配线群M4。配线群M4包含位于处在不同高度的3个以上的配线层中的1个以上配线层的各者的任意1条或多条配线。

此处，对配线层加以记述。如图4所示，NAND型闪速存储器1包含多个配线层ML。图4表示第1实施方式的NAND型闪速存储器1的局部截面构造，作为例子，示出共计4个配线层ML1～ML4的情况。配线层ML1位于基板Sub的上方，且包含配线L1。配线层ML2位于比配线层ML1高的部位(距离基板Sub更远的部位)，且包含配线L2。配线层ML3位于比配线层ML2高的部位，且包含配线L3。配线层ML4位于比配线层ML4高的部位，且包含配线L4。在配线层ML1与ML2之间、配线层ML2与ML3之间、及配线层ML3与ML4之间设有绝缘体I。也就是说，配线层ML(ML1～ML4中的任一个)各者是指上下的绝缘体I之间的区域且包含配线L(L1～L4中的任一个)的层。根据该定义，在3个或5个以上的配线层的情况下也能够容易地类推。此处的配线层不包含设有未与NAND型闪速存储器1中的任一要素电连接的再配线的层。

以下，为了简化记述及促进理解，作为例子，记述NAND型闪速存储器1包含4个配线层的例子。NAND型闪速存储器1也可包含3个或5个以上的配线层。4个配线层包含第1配线层、第2配线层、第3配线层及第4配线层。第1配线层、第2配线层、第3配线层及第4配线层分别相当于图4的配线层ML1、ML2、ML3及ML4，以下，有时被称为第1配线层ML1、第2配线层ML2、第3配线层ML3及第4配线层ML4。同样地，有时第1配线层ML1中的配线也被称为第1配线L1，第2配线层ML2中的配线也被称为第2配线L2，第3配线层ML3中的配线也被称为第3配线L3，第4配线层ML4中的配线也被称为第4配线L4。不限定于第1配线层ML1～第4配线层ML4中的任一个地表示第1配线层ML1～第4配线层ML4的任意1个以上的配线层被称为配线层ML。不限定于第1配线L1～第4配线L4中的任一个地表示第1配线L1～第4配线L4的任意1个以上的配线被称为配线L。

在数量(现有例子中为3个)超过配线群M4的总配线层数(现有例子中为4个)的一半的配线层ML中，所有配线L均沿着D1轴延伸。也就是说，例如除第2配线层ML2以外，第1配线层ML1的所有第1配线L1、第3配线层ML3的所有第3配线L3、及第4配线层ML4的所有第4配线L4均沿着D1轴延伸。另一方面，第2配线层ML2的第2配线L2中的至少若干条沿着与D1轴不同的轴、例如D2轴延伸。

或，也可为在配线群M4的所有配线层中，所有配线L均沿着D1轴延伸。

在NAND型闪速存储器1只包含共计3个第1配线层ML1、第2配线层ML2及第3配线层ML3的情况下，在配线群M4的所有第1配线层ML1～第3配线层ML3中，所有配线L沿着D1轴延伸。

作为一般化的特征，在NAND型闪速存储器1包含n(3≤n)个配线层ML的情况下，m(n/2

返回到图3中。配线区域146-1中的配线L包含电连接于控制电路141的配线L、及未电连接于控制电路141的配线L。

配线区域146-1和控制电路141共有配线群M1。也就是说，配线群M1的各配线L在某部分(例如一端)位于控制电路141中，在另一部分(例如另一端)位于配线区域146-1中。配线群M1沿着D2轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M1的若干条第1配线L1各者能与配线群M4的1条第1配线直接连接。同样地，配线群M1的若干条第2配线L2各者、若干条第3配线L3各者及若干条第4配线L4各者能分别与配线群M4的1条第2配线L2、1条第3配线L3及1条第4配线L4直接连接。此外，图未必示出配线群M1的位置，而仅示意性地示出配线群M1的配线L延伸的方向、配置着配线群M1的配线L的区域、及(或)配线群M1的配线L所跨及的2个区域。也就是说，配线群M1位于配线区域146与控制电路141的分界的哪个位置并不限于图中所记载的位置。相同内容也适用于下述配线群Mα(α为1以上的自然数或1以上的自然数与字母的组合)中的任一个。

配线区域146-1还包含多个接点C，各接点C将配线群M1的1条配线L与配线群M4的1条配线L连接。配线群M1的若干条配线L还能够通过接点C与控制电路141中的要素连接。

配线区域146-2包含配线群M5。配线群M5包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M5的1条第1配线L1、1条第2配线L2、1条第3配线3及1条第4配线L4能分别与配线群M4的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。如上所述并且如下所述，关于α为1以上的自然数或1以上的自然数与字母的组合的所有案例，存在配线群Mα不包含第1配线L1～第4配线L4中的任1个以上的情况。然而，以下，为了包含设有全部第1配线L1～第4配线L4的情况的记述，记述为在各配线群Mα中设有第1配线L1～第4配线L4。所述内容并不意味着关于α为1以上的自然数或1以上的自然数与字母的组合所有案例，均要求配线群Mα包含第1配线L1～第4配线L4的全部。另一方面，在配线区域146β(β为1～8的自然数)包含到达配线区域146β与相邻配线区域146γ(γ＝β±1)的分界的某条配线Lα的情况下，配线区域146γ也能包含配线Lα。这是因为必须使配线区域146β的配线与配线区域146γ的配线连接。基于该前提，能够容易地判断各配线区域146β是否包含第1配线L1～第4配线L4中的任一条。

与配线群M4同样地，在数量超过配线群M5的总配线层ML数的一半的配线层ML中，所有配线L均能够沿着D1轴延伸。在NAND型闪速存储器1只包含共计3个的第1配线层ML1、第2配线层L2及第3配线层NL3的情况下，在配线群M5的所有第1配线层ML1～第3配线层ML3中，所有配线L均沿着D1轴延伸。作为一般化的特征，在NAND型闪速存储器1包含n个配线层ML的情况下，m个配线层ML的所有配线L均能沿着D1轴延伸，尤其是在n为奇数的情况下，m(n/2+1

配线区域146-2中的配线不与控制电路141中的配线L直接连接，只是将配线区域146-1中的配线L与配线区域146-3中的配线L连接。

配线区域146-3包含配线群M6。配线群M6包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。关于配线群M6的配线L，任一条均包含沿着D1轴延伸的部分、及沿着D2轴延伸的部分。在配线群M6的各配线L中，沿着D1轴延伸的部分与沿着D2轴延伸的部分相互连接。配线群M6的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4能够分别与配线群M5的1条第1配线L4、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。

配线区域146-3中的配线L不与控制电路141中的配线L直接连接，只是将配线区域146-2中的配线L与配线区域146-5中的配线L连接。

配线区域146-5包含配线群M8。配线群M8包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M8的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4能够分别与配线群M6的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。

配线区域146-5和控制电路141共有配线群M2。也就是说，配线群M2的各配线L在某部分(例如一端)位于控制电路141中，在另一部分(例如另一端)位于配线区域146-5中。配线群M2沿着D1轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M2的若干条第1配线L1各者、若干条第2配线L2各者、若干条第3配线L3各者、若干条第4配线L4各者能够分别与配线群M8的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4直接连接。配线区域146-5还包含多个接点C，各接点C将配线群M2的1条配线L与配线群M8的1条配线L连接。配线群M2的若干条配线L还能够通过接点C与控制电路141中的要素连接。

配线区域146-7包含配线群M10。配线群M10包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M10的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4能够分别与配线群M8的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。

配线区域146-7和列控制电路142共有配线群M11。也就是说，配线群1的各配线L在某部分(例如一端)位于列控制电路142中，在另一部分(例如另一端)位于配线区域146-7中。配线群M11沿着D2轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M11的若干条第1配线L1各者、若干条第2配线L2各者、若干条第3配线L3各者、若干条第4配线L4各者能够分别与配线群M10的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4直接连接。配线区域146-7还包含多个接点C，各接点C将配线群M11的1条配线L与配线群M10的1条配线L连接。配线群M11的若干条配线L还能够通过接点C与列控制电路142中的要素连接。

配线区域146-7和焊垫区域144共有配线群M12。也就是说，配线群M12的各配线L在某部分(例如一端)位于焊垫区域144中，在另一部分(例如另一端)位于配线区域146-7中。配线群M12沿着D2轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M12的若干条第1配线L1各者、若干条第2配线L2各者、若干条第3配线L3各者、若干条第4配线L4各者能够分别与配线群M10的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4直接连接。配线区域146-7还包含多个接点C，各接点C将配线群M12的1条配线L与配线群M10的1条配线L连接。配线群M12的若干条配线L还能够通过接点C与焊垫区域144中的要素连接。

配线区域146-4包含配线群M7。配线群M7包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。关于配线群M7的配线L，任一条均包含沿着D1轴延伸的部分、及沿着D2轴延伸的部分。在配线群M7的各配线L中，沿着D1轴延伸的部分与沿着D2轴延伸的部分相互连接。配线群M7的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4能够分别与配线群M4的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。

配线区域146-4中的配线L不与控制电路141中的配线L直接连接，只是将配线区域146-1中的配线L与配线区域146-6中的配线L连接。

配线区域146-6包含配线群M9。配线群M9包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M9的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4能够分别与配线群M7的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。

配线区域146-6和控制电路141共有配线群M3。也就是说，配线群M3的各配线L在某部分(例如一端)位于控制电路141中，在另一部分(例如另一端)位于配线区域146-6中。配线群M3沿着D1轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M3的若干条第1配线L1各者、若干条第2配线L2各者、若干条第3配线L3各者、若干条第4配线L4各者能够分别与配线群M9的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4直接连接。配线区域146-6还包含多个接点C，各接点C将配线群M3的1条配线L与配线群M9的1条配线L连接。配线群M3的若干条配线L还能够通过接点C与控制电路141中的要素连接。

配线区域146-8包含配线群M13。配线群M13包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M13的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4能够分别与配线群M9的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。

配线区域146-8和驱动器143共有配线群M14。也就是说，配线群M14的各配线L在某部分(例如一端)位于驱动器143中，在另一部分(例如另一端)位于配线区域146-8中。配线群M14沿着D2轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M14的若干条第1配线L1各者、若干条第2配线L2各者、若干条第3配线L3各者、若干条第4配线L4各者能够分别与配线群M13的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4直接连接。配线区域146-8还包含多个接点C，各接点C将配线群M14的1条配线L与配线群M13的1条配线L连接。配线群M14的若干条配线L还能通过接点C与驱动器143中的要素连接。

配线区域146-8和焊垫区域145共有配线群M15。也就是说，配线群M15的各配线L在某部分(例如一端)位于焊垫区域145中，在另一部分(例如另一端)位于配线区域146-8中。配线群M15沿着D2轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M15的若干条第1配线L1各者、若干条第2配线L2各者、若干条第3配线L3各者、若干条第4配线L4各者能够分别与配线群M13的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4直接连接。配线区域146-8还包含多个接点C，各接点C将配线群M15的1条配线L与配线群M13的1条配线L连接。配线群M15的若干条配线L还能通过接点C与焊垫区域145中的要素连接。

<1-1-3>控制电路的构成

接着，使用图5对控制电路141的构成进行说明。图5沿着D1轴及D2轴示出第1实施方式的控制电路141的一部分及其周边，另外，也一并示出用来将多个要素相互电连接的配线群M。图5进而示意性地表示配线区域146-1的配线群M4与配线群M1的连接。

如图5所示，控制电路141包含信号产生电路411、RAM(Random Access Memory，随机存取存储器)412、核心控制电路413、下端输入输出电路414、左端输入输出电路415及右端输入输出电路416。

左端输入输出电路415位于控制电路141的左端，且沿着D2轴延伸。左端输入输出电路415包含输出缓冲器及输入缓冲器，且输出及接收信号。左端输入输出电路415例如输出及接收来自焊垫区域144的信号等速度快的信号。

右端输入输出电路416位于控制电路141的右端，且沿着D2轴延伸。右端输入输出电路416包含输出缓冲器及输入缓冲器，且输出及接收信号。右端输入输出电路416例如输出及接收来自焊垫区域145的信号等速度快的信号。

信号产生电路411位于左端输入输出电路415的右侧，且位于控制电路141的下端。信号产生电路411产生用来控制NAND型闪速存储器1的控制信号，且包含形成在基板Sub上的晶体管、多条配线、及将基板与配线连接或将多条配线相互连接的接点。

下端输入输出电路414在控制电路141的下端，位于信号产生电路411与右端输入输出电路416之间。下端输入输出电路414包含输出缓冲器及输入缓冲器，且输出及接收信号。下端输入输出电路414例如输出及接收控制信号或参数信号等速度慢的信号。

核心控制电路413位于下端输入输出电路414的上侧且信号产生电路411的右侧。核心控制电路413包含形成在基板Sub上的晶体管、多条配线L、及将基板Sub与配线L连接或将多条配线L相互连接的接点C。

RAM412存储着各种参数(例如，与修调相关的参数)。RAM412包含位于信号产生电路411与右端输入输出电路416之间的部分、及位于核心控制电路413与右端输入输出电路416之间的部分。

信号产生电路411、RAM412、核心控制电路413、下端输入输出电路414、左端输入输出电路415、右端输入输出电路416包含以下所示的配线，且信号产生电路411、RAM412、核心控制电路413、下端输入输出电路414、左端输入输出电路415、右端输入输出电路416的若干个配对中的2者是通过以下所示的配线相互电连接。

下端输入输出电路414和核心控制电路413共有配线群M21a。也就是说，配线群M21a的各配线L在某部分(例如一端)位于核心控制电路413，在另一部分(例如另一端)位于下端输入输出电路414中。另外，下端输入输出电路414和RAM412共有配线群M21b。也就是说，配线群M21b的各配线L在某部分(例如一端)位于RAM412，在另一部分(例如另一端)位于下端输入输出电路414中。配线群M21a及M21b沿着D2轴延伸。配线群M21a及M21b各者包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M21a的若干条配线L能够通过接点C与核心控制电路413中的要素及下端输入输出电路414中的要素电连接。配线群M21b的若干条配线L能够通过接点C与RAM412中的要素及下端输入输出电路414中的要素电连接。

配线群M2的各配线的一端位于左端输入输出电路415中。左端输入输出电路415和信号产生电路411共有配线群M22。也就是说，配线群M22的各配线L在某部分(例如一端)位于信号产生电路411中，在另一部分(例如另一端)位于左端输入输出电路415中。配线群M22沿着D1轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M22的若干条配线能够通过接点C与信号产生电路411中的要素及左端输入输出电路415中的要素电连接。

配线群M3的各配线的一端位于右端输入输出电路416中。右端输入输出电路416和RAM412共有配线群M23。也就是说，配线群M23的各配线L在某部分(例如一端)位于RAM412中，在其它部分(例如另一端)位于右端输入输出电路416中。配线群M23沿着D1轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M23的若干条配线L能够通过接点C与信号产生电路411中的要素及右端输入输出电路416中的要素电连接。

信号产生电路411和核心控制电路413共有配线群M24a。也就是说，配线群M24a的各配线L在某部分(例如一端)位于信号产生电路411中，在另一部分(例如另一端)位于核心控制电路413中。配线群M24a沿着D1轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M24a的若干条配线L能够通过接点C与信号产生电路411中的要素及核心控制电路413中的要素电连接。

信号产生电路411和RAM412共有配线群M24b。也就是说，配线群M24b的各配线L在某部分(例如一端)位于信号产生电路411中，在另一部分(例如另一端)位于RAM412中。配线群M24b沿着D1轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M24b的若干条配线L能够通过接点C与信号产生电路411中的要素及RAM412中的要素电连接。

核心控制电路413和RAM412共有配线群M25。也就是说，配线群M25的各配线L在某部分(例如一端)位于核心控制电路413中，在另一部分(例如另一端)位于RAM412中。配线群M25沿着D1轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M25的若干条配线能够通过接点C与核心控制电路413中的要素及RAM412中的要素电连接。

核心控制电路413和RAM412还共有配线群M26。也就是说，配线群M26的各配线L在某部分(例如一端)位于核心控制电路413中，在另一部分(例如另一端)位于RAM412中。配线群M26沿着D2轴延伸，且包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M26的若干条配线L能够通过接点C与核心控制电路413中的要素及RAM412中的要素电连接。

配线群的各配线的一端位于下端输入输出电路414中。如上所述，配线群M1的各配线L在另一端直接或经由接点C与配线群M4的1条配线L连接。作为具体例，配线群M1的若干条第1配线L1各者能与配线群M4的1条第1配线L1连接，形成弯曲的(L字形状的)配线L。同样地，配线群M1的若干条第2配线L2各者、第3配线L3各者、第4配线L4各者能与配线群M4的1条第2配线L2、1条第3配线L3、1条第4配线L4连接，并形成弯曲的配线。或，配线群M1的若干条第1配线L1各者能与配线群M4的1条第1配线L1连接，并形成T字形状的配线L。同样地，配线群M1的若干条第2配线L2各者、第3配线L3各者、第4配线L4各者能与配线群M4的1条第2配线L2、1条第3配线L3及1条第4配线L4连接，并形成T字形状的配线。

配线群M4除包含与配线群M1的1条配线连接的配线L以外，还包含未与配线群M1的任一条配线连接的配线。也就是说，配线群M4的若干条配线包含跨及配线区域146-1的在D1轴上相向的2条边(左边及右边)并沿着D1轴延伸的配线(图5中的配线群M4中的下端的配线等)。

如上所述，配线群M5的任一条第1配线L1、任一条第2配线L2、任一条第3配线L3、及任一条第4配线L4均沿着D1轴延伸。配线群M5的某条配线L与配线群M4中的跨及配线区域146-1的在D1轴上相向的2条边并沿着D1轴延伸的配线L连接，形成跨及控制电路141的在D1轴上相向的2条边(左边及右边)的延长线并沿着D1轴延伸的配线L。

接下来，使用图6至图8对配线区域146-1的构造进行说明。图6是配线区域146-1的局部构造的例子的立体图。图7表示配线区域146-1的一部分的沿着D1及D2的面的面构造的另一例。图8表示配线区域146-1的局部截面构造的例子，且对应于图7。

如上所述，配线群M4及M1这两者均包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4的任意1条或多条配线。而且，配线群M1的若干条第1配线L1各者、若干条第2配线L2各者、若干条第3配线L3各者、若干条第4配线L4各者分别与配线群M4的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4直接连接，或能经由接点与配线群M4的1条配线L连接。图6至图8表示用于这种连接的构造的例子。

如图6所示，除第2配线层ML2以外，第1配线层ML1的所有第1配线L1、第3配线层ML3的所有第3配线L3、及第4配线层ML4的所有第4配线L4中任一条均沿着D1轴延伸。另一方面，第2配线层ML2的第2配线L2中的至少若干条沿着与D1轴不同的轴、例如D2轴延伸。而且，第2配线L2中的1条经由接点C与1条第1配线L1连接，第2配线L2中的另一条经由接点C与1条第3配线L3连接。进而，第2配线L2中的1条经由1条第3配线L3及接点C与第4配线L4连接。此外，从图5可知，第3配线L3中也包含严格来说未沿D1轴延伸且用来将与第2配线L2连接的接点C和与第4配线L4连接的接点C连接的第3配线L3。

图7及图8中，作为配线群M4的第1配线L1、第2配线L2、第3配线L3及第4配线L4的例子，分别示出配线L1_4、L2_4、L3_4及L4_4，作为配线群M1的第2配线L2的例子，示出配线L2_1a、L2_1b、L2_1c及L2_1d。

配线L2_1a、L2_1b、L2_1c及L2_1d位于第2配线层ML2，且沿着D2轴延伸。配线L1_4、L2_4、L3_4及L4_4分别位于第1配线层ML1、第2配线层ML2、第3配线层ML3及第4配线层ML4，且沿着D1轴延伸。配线L2_1c经由接点C1连接于配线L1_4。配线L2_1b经由接点C2连接于配线L3_4。配线L2_1a经由接点C3a、配线L3_1及接点C3b连接于配线L4_4。配线L2_1d与配线L2_4连接，形成具有沿着D1及D2的面弯曲的图案的1条配线。

配线区域146-7及146-8也与配线区域146-1同样地，具有图6及图7所示的构造。也就是说，参照图6至图8对配线区域M146-1及配线群M4以及M1的组进行的说明适用于配线区域M146-7及配线群M110以及M11的组、配线区域M146-7及配线群M10以及M12的组、配线区域M146-8及配线群M13以及M14的组、配线区域M146-8及配线群M13以及M15的组。在该情况下，关于配线群M1的说明适用于配线群M11、M12、M14及M15。另外，关于配线群M4的说明适用于配线群M10及M13。

配线区域146-5及146-6也具有与配线区域146-1相同的构造。但，在配线区域146-5及146-6中第1配线L1～第4配线L4的方向与在配线区域146-1中的方向不同。具体来说如下所述。也就是说，参照图6至图8对配线区域M146-1及配线群M4以及M1的组进行的说明将“D1轴”的记载替换为“D2轴”且将“D2轴”的记载替换为“D1轴”，并且适用于配线区域M146-5及配线群M8以及M2的组、配线区域M146-6及配线群M9以及M3的组。在该情况下，关于配线群M1的说明适用于配线群M2及M3，关于配线群M4的说明适用于配线群M8及M9。

接下来，使用图9对配线区域146-2的构造进行说明。图9表示配线区域146-2的局部截面构造的例子。图9中，作为第1配线L1～第4配线L4各自的例子，示出配线群M5包含第1配线L1_5、第2配线L2_5、第3配线L3_5及第4配线L4_5的例子。如上所述且如图9所示，作为例子，配线群M5的任一条配线L也沿着D1轴延伸。

配线区域146-3及146-4也具有与配线区域146-2相同的构造。但，在配线区域146-3及146-4中，第1配线L1～第4配线L4的沿着xy面的形状(俯视形状)与在配线区域146-2中的形状不同。具体来说，参照图9对配线群M5进行的说明大体上适用于配线区域146-3及146-4。在该情况下，关于配线群M5的说明适用于配线群M6及M7。但，配线群M6及M7的至少若干条配线像图7的包含配线L2_1d及L2_4的配线的形状那样弯曲。

<1-2>效果

实施方式的NAND型闪速存储器1在端部包含配线区域146-1、146-2、146-3及146-4，因此，像以下所作说明那样，能够实现微细化。

首先，为了说明实施方式的效果，使用图10及图11对比较例进行说明。

如图10所示，在比较例的周边电路140中，未设有第1实施方式中所说明的配线区域146-1、146-2、146-3及146-4。而且，比较例的控制电路141设置在NAND型闪速存储器1的缘部。因此，向比较例的控制电路141传输的信号或来自这种控制电路141的信号的传输被限制在分别跨过控制电路141的右端或左端的配线群M2及M3的路径。所述内容的详细情况被示于图11。

如图11所示，在比较例的控制电路141中，未设有第1实施方式中所说明的下端输入输出电路414。因此，必须利用左端输入输出电路415及右端输入输出电路416进行第1实施方式中经由下端输入输出电路414进行的信号收发。因此，为了核心控制电路413与左端输入输出电路的连接，必须在信号产生电路411上配置配线群M22a。同样地，为了核心控制电路413与右端输入输出电路的连接，必须在RAM412上配置配线群M23a。另外，基于利用左端输入输出电路415及右端输入输出电路416进行经由下端输入输出电路414进行的信号收发的必要性，为了RAM412与左端输入输出电路415的连接，能设置像跨过信号产生电路411并延伸的配线群M22b那样的配线。结果，在比较例中，尤其会有可能导致信号产生电路411上的配线变得过密。在信号产生电路411中，配线已相互混存。因此，为了配置配线群M22a及22b，必须使信号产生电路411变大。此将会导致信号产生电路411的尺寸缩小、配线群22a及22b的配置达到瓶颈而受限制。

在第1实施方式中，在控制电路141中设有下端输入输出电路414，进而，在NAND型闪速存储器1的下端，设有配线区域146-1、146-2、146-3及146-4。因此，能够利用下端输入输出电路414进行比较例中利用左端输入输出电路415及右端输入输出电路416进行的信号收发的一部分。其结果，在第1实施方式中，无需比较例中的配线群M22a及M23a。因此，在第1实施方式中，在配线相互混存最多的信号产生电路411上必须配置的配线的数量少于比较例中的数量。其结果，第1实施方式中对周边电路140的尺寸缩小施加的制约少于比较例中的制约。由此，能够使第1实施方式的控制电路141的尺寸小于比较例的控制电路141。其结果，能提供一种能够微细化的NAND型闪速存储器1。

尤其是，通过使用配线区域146-1及146-2中的更多的配线层，如以下所作记述般，设置配线区域146-1及146-2所带来的优势更大。也就是说，像一般来说且所述比较例也适用那样，例如因制造的容易性，NAND型闪速存储器较多的区域、更具体来说包含配线的大致所有区域(含配线区域)中，各配线层仅包含沿着某一个轴的配线，在相邻的2个配线层中，一配线层中的配线的方向与另一配线层中的配线的方向不同。另一方面，实施方式的配线区域146-1及146-2能意图将从其它区域加入至配线区域146-1及146-2中的配线的配线沿着D1轴引导。因此，在配线区域146-1及146-2中，对于包含在其它区域中沿着D2轴延伸的配线L的配线层(D2轴配线层)也能够设置沿着D1轴的配线L。通过这样，在配线区域146-1及146-2中，相比在D2轴配线层设置沿着D1轴的配线L的情况来说，更多的配线L能够沿着D1轴。配线区域146-1及146-2中的更多D2轴配线层被用来设置沿着D1轴的配线L，由此，能够在配线区域146-1及146-2中设置更多沿着D1轴的配线L。

通常，NAND型闪速存储器在偶数配线层的情况下包含沿着D1轴延伸的配线的配线层(D1轴配线层)的数量p与D2轴配线层的数q(p＝q)相等，在奇数配线层的情况下，数量p为q±1。因此，在配线区域146-1及(或)146-2中，m(n/2

此外，在配线区域146-1、146-2、146-3及146-4，无法配置在比较例中能够配置在对应于配线区域146-1、146-2、146-3及146-4的部分的电路。但是，能够配置稳定化电容器。而且，所配置的稳定化电容器能够运用作为控制电路141本身的电源的稳定化电容器。

<1-3>变化例

图12沿着D1轴及D2轴示出第1实施方式的第1变化例的周边电路140的一部分、尤其是控制电路141的周边，另外，也一并示出用来将多个要素相互电连接的配线。如图12所示，未设有图3的配线区域146-2。取而代之，配线区域146-1位于配线区域146-3及配线区域146-4之间。

图13沿着D1轴及D2轴示出第1实施方式的第1变化例的控制电路141的一部分及其周边，另外，也一并示出用来将多个要素相互电连接的配线。如图13所示，下端输入输出电路414位于信号产生电路411、RAM412及核心控制电路413的下侧，跨及左端输入输出电路415与右端输入输出电路416之间。基于这种布局，配线群M1不仅位于RAM412及核心控制电路413的下方，也位于信号产生电路411的下方。下端输入输出电路414和信号产生电路411共有配线群M21c。也就是说，配线群M21c的各配线L在某部分(例如一端)位于信号产生电路411，在另一部分(例如另一端)位于下端输入输出电路414中。配线群M21c沿着D2轴延伸。配线群M21c包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M21c的若干条配线L能够通过接点C与信号产生电路411中的要素及下端输入输出电路414中的要素电连接。

图14沿着D1轴及D2轴示出第1实施方式的第2变化例的周边电路140的一部分、尤其是控制电路141的周边，另外，也一并示出用来将多个要素相互电连接的配线。如图14所示，控制电路141及配线区域146-2位于NAND型闪速存储器1的右端CE2。也就是说，配线区域146-2位于NAND型闪速存储器1的下端CE及右端CE2，且位于NAND型闪速存储器1的右下角。而且，未设有焊垫区域145、及配线区域146-4、146-6、以及146-8。驱动器143设置在图14中未示出的位置，或在图14的列控制电路142的一部分的位置，代替列控制电路142的该一部分而设置。

图15沿着D1轴及D2轴示出第1实施方式的第2变化例的控制电路141的一部分及其周边，另外，也一并示出用来将多个要素相互电连接的配线。如图15所示，控制电路141及配线区域146-1位于NAND型闪速存储器1的端部(右端CE2)。由此，配线群M4与图3的案例不同，不包含配线区域146-1的右端、也就是图3的案例中到达与配线区域146-4的分界的配线L。

<2>第2实施方式

对第2实施方式进行说明。在第2实施方式中，控制电路141包含信号的输入输出用的又一端口。此外，第2实施方式的装置的基本构成及基本动作与所述第1实施方式的装置相同。因此，省略关于所述第1实施方式中所说明的事项及根据所述第1实施方式能够容易地类推出的事项的说明。

<2-1>构成

<2-1-1>周边电路的构成

使用图16对周边电路140进行说明。图16沿着D1轴及D2轴示出第2实施方式的周边电路140的一部分、尤其是控制电路141的周边，另外，也一并示出用来将多个要素相互电连接的配线。

如图16所示，周边电路140包含配线区域146-25及146-26而分别代替第1实施方式(图3)中的配线区域146-5及146-6，还包含配线区域146-21～146-24。

配线区域146-1～146-4及146-21～26的组包围控制电路141。具体来说，如下所述，配线区域146-21、146-22、146-23及146-24位于配线区域146的控制电路141的上侧。配线区域146-23、146-22、146-21及146-24依序从左到右排列并邻接。配线区域146-23被列控制电路142、及配线区域146-22以及146-25包围。配线区域146-22及146-21与控制电路141相接。配线区域146-24被驱动器143、及配线区域146-21以及146-26包围。

配线区域146-25是取代配线区域146-5而设置，跨及配线区域146-3及146-23之间且与配线区域146-7相接。配线区域146-26是取代配线区域146-6而设置，跨及配线区域146-4及146-24之间且与配线区域146-8相接。

配线区域146-21～146-24包含以下所示的配线L，配线区域146-1～146-4、146-7、146-8及146-21～146-26的若干个配对各者中的2个配线区域146是通过以下所示的配线L相互电连接。

配线区域146-21、146-22、146-23及146-24分别类似于配线区域146-1、146-2、146-3及146-4。也就是说，配线区域146-21～146-24除了与控制电路141的位置关系不同以外，具有分别与配线区域146-1～146-4相同的特征。具体来说，如下所述，配线区域146-21包含配线群M32，且与控制电路141共有配线群M31。配线区域146-22、146-23、146-24、146-25及146-26分别包含配线群M33、M34、M35、M36及M37。而且，将第1实施方式中的配线区域146-1～146-4、及配线群M1以及M4～M9分别置换为配线区域146-21～146-24、及配线群M31以及M32～M37的说明适用于配线区域146-21～146-26、及配线群M31以及M32～M37的说明。

此外，配线群M36的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4能够分别与配线群M34的1条第1配线L4、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。配线群M37的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4能够分别与配线群M35的1条第1配线L1、1条第2配线L2、1条第3配线L3及1条第4配线L4连接。

<2-1-2>控制电路的构成

接着，使用图17对控制电路141的构成进行说明。图17沿着D1轴及D2轴示出第2实施方式的控制电路141的一部分及其周边，另外，也一并示出用来将多个要素相互电连接的配线。图17进而示意性地表示配线区域146-1的配线群M4与配线群M1的连接、及配线区域146-21的配线群M32与配线群M31的连接。

如图17所示，控制电路141除了第1实施方式(图5)中的要素以外，还包含上端输入输出电路417。上端输入输出电路417在RAM412的上侧，位于信号产生电路411与左端输入输出电路415之间，且沿着D2轴延伸。上端输入输出电路417包含输出缓冲器及输入缓冲器，且输出及接收信号。上端输入输出电路417例如输出及接收控制信号或参数信号等速度慢的信号。

上端输入输出电路417和RAM412共有配线群M38a。也就是说，配线群M38a的各配线L在某部分(例如一端)位于RAM412中，在另一部分(例如另一端)位于上端输入输出电路417中。配线群M38a沿着D2轴延伸。配线群M38a包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M38a的若干条配线L能够通过接点C与RAM412中的要素及上端输入输出电路417中的要素电连接。另外，配线群M38a的某层MLα的某条配线Lα能够与配线群M26的层MLα的配线Lα连接。也就是说，能够设置有在上端输入输出电路417与核心控制电路413之间跨过RAM412的配线L。

<2-2>效果

根据第2实施方式，在控制电路141中设有下端输入输出电路414及上端输入输出电路417，在控制电路141的沿着D2轴的上下设有配线区域146-1、146-2、146-3、146-4、146-21、146-22、146-23及146-24。因此，能够利用下端输入输出电路414及上端输入输出电路417进行比较例中利用左端输入输出电路415及右端输入输出电路416进行的信号收发的一部分。因此，在第2实施方式中，在信号产生电路411上必须配置的配线的数量少于比较例中的数量。其结果，第2实施方式中给周边电路140的尺寸缩小施加的制约少于比较例中的制约。由此，能够根据与第1实施方式相同的理由，提供一种能微细化的NAND型闪速存储器1。

此外，在配线区域146-21、146-22、146-23及146-24，无法配置比较例中能够配置在对应于配线区域146-21、146-22、146-23及146-24的部分的电路。但是，能够配置稳定化电容器。而且，所配置的稳定化电容器能够运用作为控制电路141本身的电源的稳定化电容器。

<2-3>变化例

图18沿着D1轴及D2轴示出第2实施方式的变化例的控制电路141的一部分及其周边，另外，也一并示出用来将多个要素相互电连接的配线。如图18所示，未设有图16的配线区域146-22。取而代之，配线区域146-21位于配线区域146-23及配线区域146-24之间。

上端输入输出电路417位于信号产生电路411及RAM412的上侧，跨及左端输入输出电路415与右端输入输出电路416之间。基于这种布局，配线群M31不仅位于RAM412之上，也位于信号产生电路411的上方。上端输入输出电路417和信号产生电路411共有配线群M38b。也就是说，配线群M38b的各配线在某部分(例如一端)位于信号产生电路411，在另一部分(例如另一端)位于上端输入输出电路417中。配线群M38b沿着D2轴延伸。配线群M38b包含多条第1配线L1、多条第2配线L2、多条第3配线L3及多条第4配线L4中的任意1条或多条配线L。配线群M38b的若干条配线L能够通过接点C与信号产生电路411中的要素及上端输入输出电路417中的要素电连接。

<3>变化例

此外，在所述实施方式中，将位线连结电路120及读出放大器130记载为不同的构成要件，但也可将位线连结电路120及读出放大器130设为一个构成要件。

另外，在各实施方式中，

(1)在读出动作中，

施加给在A电平的读出动作中所选择的字线的电压例如为0V～0.55V之间。并不限定于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一范围之间。

施加给在B电平的读出动作中所选择的字线的电压例如为1.5V～2.3V之间。并不限定于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一范围之间。

施加给在C电平的读出动作中所选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一范围之间。

作为读出动作的时间(tR)，也可为例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作包含如上所述的编程动作及验证动作。在写入动作中，

最初施加给在编程动作时所选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，也可设为例如13.7V～14.0V、14.0V～14.6V的任一范围之间。

也可改变写入第奇数条字线时最初施加给所选择的字线的电压、及写入第偶数条字线时最初施加给所选择的字线的电压。

在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为升压的电压，可列举例如0.5V左右。

作为施加给非选择字线的电压，也可设为例如6.0V～7.3V之间。并不限定于该情况，也可设为例如7.3V～8.4V之间，还可设为6.0V以下。

也可根据非选择字线是第奇数条字线还是第偶数条字线来改变所施加的通过电压。

作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在删除动作中，

对形成在半导体基板上部且在上方配置着所述存储单元的阱最初施加的电压例如为12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。作为删除动作的时间(tErase)，也可为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的构造

在半导体基板(硅基板)上具有隔着膜厚为4～10nm的隧道绝缘膜而配置的电荷储存层。该电荷储存层能够设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可在多晶硅中添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜例如具有位于膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚能够厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的材料形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。对于控制电极能使用W等。

以上，对本发明的实施方式进行了说明，但本发明并不限定于所述实施方式，能够在不脱离其主旨的范围内进行各种变化而实施。进而，所述实施方式中包含各种阶段的发明，通过适当组合所公开的构成要件来撷取各种发明。例如，只要是即便从已公开的构成要件中删除若干个构成要件，也能够获得特定的效果者，便能够撷取作为发明。

[符号的说明]

1 NAND型闪速存储器

2 存储器控制器

100 存储单元阵列

110 行解码器

120 位线连结电路

130 读出放大器

140 周边电路

141 控制电路

142 列控制电路

143 驱动器

144 焊垫区域

145 焊垫区域

146 配线区域

150 连结区域

160 连结区域

170 连结区域

411 信号产生电路

412 RAM

413 核心控制电路

414 下端输入输出电路

415 左端输入输出电路

416 右端输入输出电路

417 上端输入输出电路