显示基板和显示装置

本申请是申请日为2020年5月11日，申请号为202010391404.3，发明 名称为“移位寄存器及驱动方法、驱动电路、显示基板和装置”的申请的分案申 请。

技术领域

本公开涉及显示技术领域，具体涉及一种显示基板和显示装置。

背景技术

发光驱动电路是有源矩阵有机发光二极体(Active Matrix Organic Light-Emitting Diode，AMOLED)显示中一种重要的辅助电路，其实质上是 移位寄存器电路。发光驱动电路的目的是逐行驱动显示区像素发光。理想的 发光驱动电路，输出信号相对于输入信号只是发生移位，但输出信号与输入 信号的形状应保持一致。

现有的发光驱动电路，包括多个级联的移位寄存器，第一级移位寄存器 的输入是理想的脉冲信号。但在一些情况下，输出信号除相对于输入信号发 生移位外，还会在输出脉冲的低电平段产生一定幅度的脉冲波动。脉冲波动 反映到像素的发光电流上会产生电流的波动，对显示画质产生不利影响。

发明内容

本公开实施例的目的是，提供一种显示基板和显示装置。

为了解决上述技术问题，本公开实施例提供一种显示基板，包括显示区 以及位于所述显示区周边的边框区，所述显示基板还包括：驱动电路，所述 驱动电路位于所述边框区，所述显示基板包括：

基底；

半导体层，位于所述基底的一侧，包括第一晶体管的第一有源层；

第一绝缘层，位于所述半导体层背离所述基底的一侧；

第一金属层，位于所述第一绝缘层背离所述基底的一侧，所述第一金属 层包括第一晶体管的第一栅电极和第一极板；

第二绝缘层，位于所述第一金属层背离所述基底的一侧；

第二金属层，位于所述第二绝缘层背离所述基底的一侧，所述第二金属 层包括第二极板，所述第二极板在所述基底上的正投影位于所述第一极板在 所述基底上的正投影范围内，所述第二极板和所述第一极板形成第一电容；

第三绝缘层，位于所述第二金属层背离所述基底的一侧，所述第三绝缘 层开设有用于暴露第一有源层的第一过孔和第二过孔、用于暴露第一极板的 第四过孔；

第三金属层，位于所述第三绝缘层背离所述基底的一侧，所述第三金属 层包括第八金属条，所述第八金属条通过第二过孔与第一有源层电连接，所 述第八金属条通过第四过孔与第一极板电连接。

可选地，所述第一金属层还包括第十晶体管的第十栅电极，所述第三绝 缘层还开设有用于暴露第十栅电极的第三十七过孔，所述第三金属层还包括 第七金属条，所述第七金属条通过第三十七过孔与所述第十栅电极电连接， 所述第七金属条通过第一过孔与所述第一有源层电连接。

可选地，所述半导体层包括第十晶体管的第十有源层，所述第十栅电极 呈梳状结构，所述第十栅电极包括多个跨设在所述第十有源层上的第一分支 段以及连接多个第一分支段的第一连接段。

可选地，所述半导体层包括第十一晶体管的第十一有源层，所述第一金 属层还包括第十一晶体管的第十一栅电极，所述第十一栅电极呈梳状结构， 所述第十一栅电极包括多个跨设在所述第十一有源层上的第二分支段以及连 接多个第二分支段的第二连接段。

可选地，所述半导体层还包括第二晶体管的第二有源层、第三晶体管的 第三有源层、第四晶体管的第四有源层、第五晶体管的第五有源层、第六晶 体管的第六有源层、第七晶体管的第七有源层、第八晶体管的第八有源层、 第九晶体管的第九有源层、第十晶体管的第十有源层、第十一晶体管的第十 一有源层，第十有源层沿第一方向设置，第一有源层、第二有源层、第三有 源层、第四有源层、第五有源层、第六有源层、第七有源层、第八有源层、 第九有源层均位于第十一有源层的远离显示区的一侧，第五有源层和第六有 源层为一体结构，第一有源层、第二有源层、第三有源层、第五有源层、第 六有源层、第七有源层、第八有源层、第九有源层均沿第一方向设置。

可选地，所述驱动电路包括：多个级联的移位寄存器，所述移位寄存器 包括输入单元、第一控制单元、第二控制单元、输出单元和稳压单元，

所述输入单元，分别与信号输入端、第一电源端、第一时钟信号端、第 一节点和第二节点电连接，配置为在第一时钟信号端的控制下，向第一节点 提供信号输入端的信号，向第二节点提供第一电源端的信号；

所述第一控制单元，分别与第一节点、第二节点、第四节点、第二电源 端和第二时钟信号端电连接，配置为根据第一节点和第二节点的信号，控制 第四节点的信号；

所述第二控制单元，分别与第一节点、第二节点、第二电源端和第二时 钟信号端电连接，配置为在第二节点和第二时钟信号端的控制下，向第一节 点提供第二电源端的信号；

所述输出单元，分别与第四节点、第五节点、第一电源端、第二电源端 和输出端电连接，配置为在第四节点和第五节点的控制下，向输出端提供第 二电源端或第一电源端的信号；

所述稳压单元，分别与第一节点、第五节点和第一电源端电连接，配置 为当所述输出单元向输出端提供第一电源端的信号时，保持输出端的信号稳 定。

可选地，所述稳压单元包括第一晶体管和第一电容，

所述第一晶体管的控制极与第一电源端电连接，第一极与第一节点电连 接，第二极与第五节点电连接；

第一电容的第一极与第一节点电连接。

可选地，所述第一控制单元包括第二晶体管、第三晶体管、第二电容和 第三电容，

第二晶体管的控制极与第二节点电连接，第一极与第二时钟信号端电连 接，第二极与第三节点电连接；

第二电容的第一极与第二节点电连接，第二极与第三节点电连接；第三 晶体管的控制极与第二时钟信号端电连接，第一极与第三节点电连接，第二 极与第四节点电连接；

第三电容的第一极与第二电源端电连接，第二极与第四节点电连接。

可选地，所述第二控制单元包括第五晶体管，

第五晶体管的控制极与第二节点电连接，第一极与第二信号端电连接， 第二极与第六节点电连接。

可选地，所述输入单元包括第七晶体管、第八晶体管和第九晶体管，

第七晶体管的控制极与第一时钟信号端电连接，第一极与输入信号端电 连接，第二极与第一节点电连接；

第八晶体管的控制极与第一时钟信号端电连接，第一极与第一电源端电 连接；第二极与第二节点电连接；

第九晶体管的控制极与第一节点电连接，第一极与第一时钟信号端电连 接，第二极与第二节点电连接。

可选地，所述输出单元包括第十一晶体管，

第十一晶体管的控制极与第四节点电连接，第一极与第二电源端电连接， 第二极与输出端电连接。

可选地，所述输入单元包括第七晶体管、第八晶体管和第九晶体管，所 述第一控制单元包括第二晶体管、第三晶体管、第二电容和第三电容，所述 第二控制单元包括第五晶体管，所述输出单元包括第十一晶体管，所述稳压 单元包括第一晶体管和第一电容，，

第七晶体管的控制极与第一时钟信号端电连接，第一极与输入信号端电 连接，第二极与第一节点电连接；

第八晶体管的控制极与第一时钟信号端电连接，第一极与第一电源端电 连接；第二极与第二节点电连接；

第九晶体管的控制极与第一节点电连接，第一极与第一时钟信号端电连 接，第二极与第二节点电连接；

第二晶体管的控制极与第二节点电连接，第一极与第二时钟信号端电连 接，第二极与第三节点电连接；

第二电容的第一极与第二节点电连接，第二极与第三节点电连接；

第三晶体管的控制极与第二时钟信号端电连接，第一极与第三节点电连 接，第二极与第四节点电连接；

第三电容的第一极与第二电源端电连接，第二极与第四节点电连接；

第五晶体管的控制极与第二节点电连接，第一极与第二信号端电连接， 第二极与第六节点电连接；

第十一晶体管的控制极与第四节点电连接，第一极与第二电源端电连接， 第二极与输出端电连接；

所述第一晶体管的控制极与第一电源端电连接，第一极与第一节点电连 接，第二极与第五节点电连接；

第一电容的第一极与第一节点电连接。

可选地，所述驱动电路包括多个级联的移位寄存器，

第一级移位寄存器的输入信号端与使能信号线电连接，第n级移位寄存 器的输入信号端与第n-1级移位寄存器的输出端电连接，所有移位寄存器的第 一电源端、第二电源端均分别与第一电源线、第二电源线电连接，奇数级移 位寄存器的第一时钟信号端ECK、第二时钟信号端ECB均分别与第一时钟信 号线ECK、第二时钟信号线ECB电连接，偶数级移位寄存器的第一时钟信号 端ECK、第二时钟信号端ECB均分别与第二时钟信号线ECB、第一时钟信号 线ECK电连接，其中，n为大于或等于2的正整数。

本公开实施例还提供一种显示装置，包括如上所述显示基板。

本公开实施例提供的移位寄存器，当输出单元向输出端提供第一电源端 VGL的信号时，在各个单元的协同工作下可以保持输出端的信号稳定，从而 使得输出端的输出信号不再受输出端负载大小的影响，避免了输出端在负载 不够大时的脉冲波动，提高了显示装置的显示画质。

本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说 明书中变得显而易见，或者通过实施本公开而了解。本公开的目的和其他优 点可通过在说明书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部 分，与本申请的实施例一起用于解释本公开的技术方案，并不构成对本公开 技术方案的限制。

图1为一种移位寄存器的电路示意图；

图2为本公开一个示例性实施例中移位寄存器的示意图；

图3为本公开一个示例性实施例中稳压单元的等效原理图；

图4为本公开一个示例性实施例中第一控制单元的等效原理图；

图5为本公开一个示例性实施例中第二控制单元的等效原理图；

图6为本公开一个示例性实施例中输入单元的等效原理图；

图7为本公开一个示例性实施例中输出单元的等效原理图；

图8为本公开一个示例性实施例中移位寄存器的等效原理图；

图9为本公开一个示例性实施例中移位寄存器的时序示意图；

图10为移位寄存器在第一阶段的状态示意；

图11位移位寄存器在第二阶段的状态示意图；

图12位移位寄存器在第五阶段的状态示意图；

图13为移位寄存器在第六阶段的过渡阶段的状态示意图；

图14为本公开一个示例性实施例中驱动电路的示意图；

图15a为本公开显示基板形成半导体层图案后的示意图；

图15b为图15a中的A-A截面示意图；

图16a为本公开显示基板形成第一金属层图案后的示意图；

图16b为图16a中的A-A截面示意图；

图17a为本公开显示基板形成第二金属层图案后的示意图；

图17b为图17a中的A-A截面示意图；

图18a为本公开显示基板形成第三绝缘层图案后的示意图；

图18b为图18a中的A-A截面示意图；

图19为本公开一个示例性实施例中显示基板的示意图；

图20为图19中的A-A截面示意图。

附图标记说明：

600—输入单元 202—第一控制单元 300—第二控制单元；

400—输出单元； 500—稳压单元。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的， 并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施 例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多 可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许 多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的 任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用， 或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。 本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合， 以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也 可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定 的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征 可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其 等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要 求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程 呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特 定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域 普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述 的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或 过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可 以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。

除非另外定义，本公开实施例公开使用的技术术语或者科学术语应当为 本公开所属领域内具有一般技能的人士所理解的通常意义。本公开实施例中 使用的“第一”、“第二”、“第三”等序数词并不表示任何顺序、数量或 者重要性，是为了避免构成要素的混同而设置，而不是为了在数量方面上进 行限定。以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来 区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前 面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排 除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理 的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本领域技术人员可以理解，本公开所有实施例中采用的晶体管可以为薄 膜晶体管或场效应管或其他特性相同的器件。薄膜晶体管可以是氧化物半导 体薄膜晶体管晶体管、低温多晶硅薄膜晶体管、非晶硅薄膜晶体管或微晶硅 薄膜晶体管。薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构 的薄膜晶体管，只要能够实现开关功能即可。由于这里采用的晶体管的源极、 漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，将晶体管 的栅电极称为控制极，为区分晶体管除栅电极之外的两极，将其中一极称为 第一极，另一极称为第二极，第一极可以为源电极或者漏电极，第二极可以 为漏电极或源电极。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的 状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两 条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95° 以下的角度的状态。

本公开实施例提供一种显示基板，显示基板包括显示区以及位于所述显 示区周边的边框区，所述显示基板还包括：驱动电路，所述驱动电路位于所 述边框区。显示基板可以包括：

基底；

半导体层，位于所述基底的一侧，包括第一晶体管的第一有源层；

第一绝缘层，位于所述半导体层背离所述基底的一侧；

第一金属层，位于所述第一绝缘层背离所述基底的一侧，所述第一金属 层包括第一晶体管的第一栅电极和第一极板；

第二绝缘层，位于所述第一金属层背离所述基底的一侧；

第二金属层，位于所述第二绝缘层背离所述基底的一侧，所述第二金属 层包括第二极板，所述第二极板在所述基底上的正投影位于所述第一极板在 所述基底上的正投影范围内，所述第二极板和所述第一极板形成第一电容；

第三绝缘层，位于所述第二金属层背离所述基底的一侧，所述第三绝缘 层开设有用于暴露第一有源层的第一过孔和第二过孔、用于暴露第一极板的 第四过孔；

第三金属层，位于所述第三绝缘层背离所述基底的一侧，所述第三金属 层包括第八金属条，所述第八金属条通过第二过孔与第一有源层电连接，所 述第八金属条通过第四过孔与第一极板电连接。

在一个示例性实施例中，驱动电路可以包括：多个级联的移位寄存器。

图1为一种移位寄存器的电路示意图。经发明人研究发现，采用图1所 示的移位寄存器时，信号输入端ESTV输入理想的脉冲信号。但若在输出端 EOUT的负载不足够大时，输出端EOUT的输出信号除相对于输入信号发生 移位外，还会在输出脉冲的低电平段产生一定幅度的脉冲波动。脉冲波动反 映到像素的发光电流上会产生电流的波动，对显示画质产生不利影响。

为了解决上述技术问题，本公开实施例提供了一种移位寄存器。该移位 寄存器，包括输入单元、第一控制单元、第二控制单元、输出单元和稳压单 元，

所述输入单元，分别与信号输入端、第一电源端、第一时钟信号端、第 一节点和第二节点连接，配置为在第一时钟信号端的控制下，向第一节点提 供信号输入端的信号，向第二节点提供第一电源端的信号；所述第一控制单 元，分别与第一节点、第二节点、第四节点、第二电源端和第二时钟信号端 连接，配置为根据第一节点和第二节点的信号，控制第四节点的信号；所述 第二控制单元，分别与第一节点、第二节点、第二电源端和第二时钟信号端 连接，配置为在第二节点和第二时钟信号端的控制下，向第一节点提供第二 电源端的信号；所述输出单元，分别与第四节点、第五节点、第一电源端、 第二电源端和输出端连接，配置为在第四节点和第五节点的控制下，向输出 端提供第二电源端或第一电源端的信号；所述稳压单元，分别与第一节点、 第五节点、输出端和第一电源端连接，配置为当所述输出单元向输出端提供 第一电源端的信号时，保持输出端的信号稳定。

下面结合附图对本公开的技术方案进行详细说明。

图2为本公开一个示例性实施例中移位寄存器的示意图。在一个示例性 实施例中，如图2所示，移位寄存器可以包括输入单元600、第一控制单元 200、第二控制单元300、输出单元400和稳压单元500。

输入单元600，分别与信号输入端ESTV、第一电源端VGL、第一时钟信 号端ECK、第一节点N1和第二节点N2连接。输入单元600配置为在第一时 钟信号端ECK的控制下，向第一节点N1提供信号输入端ESTV的信号，向 第二节点N2提供第一电源端VGL的信号。

第一控制单元200，分别与第一节点N1、第二节点N2、第四节点N4、 第二电源端VGH和第二时钟信号端ECB连接。第一控制单元200配置为根 据第一节点N1和第二节点N2的信号，控制第四节点N4的信号。

第二控制单元300，分别与第一节点N1、第二节点N2、第二电源端VGH 和第二时钟信号端ECB连接。第二控制单元300配置为在第二节点N2和第 二时钟信号端ECB的控制下，向第一节点N1提供第二电源端VGH的信号。

输出单元400，分别与第四节点N4、第五节点N5、第一电源端VGL、 第二电源端VGH和输出端EOUT连接，配置为在第四节点N4和第五节点 N5的控制下，向输出端EOUT提供第二电源端VGH或第一电源端VGL的信 号。

稳压单元500，分别与第一节点N1、第五节点N5、输出端EOUT和第一 电源端VGL连接，配置为当输出单元400向输出端EOUT提供第一电源端 VGL的信号时，保持输出端EOUT的信号稳定。

本公开实施例提供的移位寄存器，当输出单元400向输出端EOUT提供 第一电源端VGL的信号时，在各个单元的协同工作下可以保持输出端EOUT 的信号稳定，从而使得输出端EOUT的输出信号不再受输出端EOUT负载大 小的影响，避免了输出端EOUT在负载不够大时的脉冲波动，提高了显示装 置的显示画质。

在一个示例性实施例中，稳压单元可以包括第一晶体管和第一电容。第 一晶体管的控制极与第一电源端电连接，第一极与第一节点电连接，第二极 与第五节点电连接；第一电容的第一极与第一节点电连接。

在一个示例性实施例中，第一电容的第二极可以与输出端电连接。

图3为本公开一个示例性实施例中稳压单元的等效原理图。在一个示例 性实施例中，如图3所示，稳压单元500包括第一晶体管T1和第一电容C1。

如图3所示，第一晶体管T1的控制极与第一电源端VGL连接，第一极 与第一节点N1连接，第二极与第五节点N5连接。第一电容C1的第一极与 第一节点N1连接，第二极与输出端EOUT连接。图3是以第一电容的第二极 可以与输出端连接为例进行说明的。

在一个示例性实施例中，如图3所示，第一晶体管T1可以为P型晶体管， 当第一电源端VGL的信号为低电平时，第一晶体管T1处于导通状态，当第 一电源端VGL的信号为高电平时，第一晶体管T1处于截止状态。

图3中示出了稳压单元500在一个示例性实施例中的结构，但本领域技 术人员可以理解，稳压单元的实现方式并不仅限于此，只要能够实现其功能 即可。

在一个示例性实施例中，稳压单元500可以包括第一电容C1。第一电容 C1的第一极与第一节点N1连接，第二极与输出端EOUT连接。第五节点N5 与第一节点N1连接。

在一个示例性实施例中，第一控制单元可以包括第二晶体管、第三晶体 管、第二电容和第三电容。其中，第二晶体管的控制极与第二节点电连接， 第一极与第二时钟信号端电连接，第二极与第三节点电连接；第二电容的第 一极与第二节点电连接，第二极与第三节点电连接；第三晶体管的控制极与 第二时钟信号端电连接，第一极与第三节点电连接，第二极与第四节点电连 接；第三电容的第一极与第二电源端电连接，第二极与第四节点电连接。

在一个示例性实施例中，第一控制单元还可以包括第四晶体管。其中， 第四晶体管的控制极与第一节点连接，第二极与第二电源端连接，第一极与 第四节点连接。

图4为本公开一个示例性实施例中第一控制单元的等效原理图。在一个 示例性实施例中，如图4所示，第一控制单元200包括第二晶体管T2、第三 晶体管T3、第四晶体管T4、第二电容C2和第三电容C3。图4是以第一控制 单元可以包括第二晶体管、第三晶体管、第四晶体管、第二电容和第三电容 连接为例进行说明的。

如图4所示，第二晶体管T2的控制极与第二节点N2连接，第一极与第 二时钟信号端ECB连接，第二极与第三节点N3连接。第二电容C2的第一极 与第二节点N2连接，第二极与第三节点N3连接。第三晶体管T3的控制极 与第二时钟信号端ECB连接，第一极与第三节点N3连接，第二极与第四节 点N4连接。第三电容C3的第一极与第二电源端VGH连接，第二极与第四 节点N4连接。第四晶体管T4的控制极与第一节点N1连接，第二极与第二 电源端VGH连接，第一极与第四节点N4连接。

在一个示例性实施例中，如图4所示，第二晶体管T2可以为P型晶体管， 当第二节点N2的信号为低电平时，第二晶体管T2处于导通状态，当第二节 点N2的信号为高电平时，第二晶体管T2处于截止状态。第三晶体管T3可 以为P型晶体管，当第二时钟信号端ECB的信号为低电平时，第三晶体管T3 处于导通状态，当第二时钟信号端ECB的信号为高电平时，第三晶体管T3 处于截止状态。第四晶体管T4可以为P型晶体管，当第一节点N1的信号为 低电平时，第四晶体管T4处于导通状态，当第一节点N1的信号为高电平时， 第四晶体管T4处于截止状态。

图4中示出了第一控制单元200在一个示例性实施例中的结构，但本领 域技术人员可以理解，第一控制单元的实现方式并不仅限于此，只要能够实 现其功能即可。

在一个示例性实施例中，第二控制单元可以包括第五晶体管。其中，第 五晶体管的控制极与第二节点电连接，第一极与第二信号端电连接，第二极 与第六节点电连接。

在一个示例性实施例中，第二控制单元还可以包括：第六晶体管。其中， 第六晶体管的控制极与第二时钟信号端连接，第一极与第六节点连接，第二 极与第一节点连接。

图5为本公开一个示例性实施例中第二控制单元的等效原理图。在一个 示例性实施例中，如图5所示，第二控制单元300包括第五晶体管T5和第六 晶体管T6。图5是以第二控制单元包括第五晶体管和第六晶体管为例进行说 明的。

如图5所示，第五晶体管T5的控制极与第二节点N2连接，第一极与第 二信号端VGH连接，第二极与第六节点N6连接。第六晶体管T6的控制极 与第二时钟信号端ECB连接，第一极与第六节点N6连接，第二极与第一节 点N1连接。

在一个示例性实施例中，如图5所示，第五晶体管T5可以为P型晶体管， 当第二节点N2的信号为低电平时，第五晶体管T5处于导通状态，当第二节 点N2的信号为高电平时，第五晶体管T5处于截止状态。第六晶体管T6可 以为P型晶体管，当第二时钟信号端ECB的信号为低电平时，第六晶体管T6 处于导通状态，当第二时钟信号端ECB的信号为高电平时，第六晶体管T6 处于截止状态。

图5中示出了第二控制单元300在一个示例性实施例中的结构，但本领 域技术人员可以理解，第二控制单元的实现方式并不仅限于此，只要能够实 现其功能即可。

图6为本公开一个示例性实施例中输入单元的等效原理图。在一个示例 性实施例中，如图6所示，输入单元600包括第七晶体管T7、第八晶体管T8 和第九晶体管T9。

如图6所示，第七晶体管T7的控制极与第一时钟信号端ECK连接，第 一极与输入信号端ESTV连接，第二极与第一节点N1连接。第八晶体管T8 的控制极与第一时钟信号端ECK连接，第一极与第一电源端VGL连接，第 二极与第二节点N2连接。第九晶体管T9的控制极与第一节点N1连接，第 一极与第一时钟信号端ECK连接，第二极与第二节点N2连接。

在一个示例性实施例中，如图6所示，第七晶体管T7、第八晶体管T8 和第九晶体管T9可以均为P型晶体管。当第一时钟信号端ECK的信号为低 电平时，第七晶体管T7和第八晶体管T8均导通，当第一时钟信号端ECK的 信号为高电平时，第七晶体管T7和第八晶体管T8均截止。当第一节点N1 的信号为低电平时，第九晶体管T9导通，当第一节点N1的信号为高电平时， 第九晶体管T9截止。

图6中示出了输入单元600在一个示例性实施例中的结构，但本领域技 术人员可以理解，输入单元的实现方式并不仅限于此，只要能够实现其功能 即可。

在一个示例性实施例中，输出单元可以包括第十一晶体管。其中，第十 一晶体管的控制极与第四节点电连接，第一极与第二电源端电连接，第二极 与输出端电连接。

在一种示例性实施例中，输出单元还可以包括：第十晶体管。其中，第 十晶体管的控制极与第五节点连接，第一极与第一电源端连接，第二极与输 出端连接。

图7为本公开一个示例性实施例中输出单元的等效原理图。在一个示例 性实施例中，如图7所示，输出单元400可以包括第十晶体管T10和第十一 晶体管T11。图7是以输出单元包括第十晶体管和第十一晶体管为例进行说明 的。

如图7所示，第十晶体管10的控制极与第五节点N5连接，第一极与第 一电源端VGL连接，第二极与输出端EOUT连接。第十一晶体管T11的控制 极与第四节点N4连接，第一极与第二电源端VGH连接，第二极与输出端 EOUT连接。

在一个示例性实施例中，如图7所示，第十晶体管T10和第十一晶体管 T11可以均为P型晶体管。当第五节点N5的信号为低电平时，第十晶体管 T10处于导通状态，当第五节点N5的信号为高电平时，第十晶体管T10处于 截止状态。当第四节点N4的信号为低电平时，第十一晶体管T11处于导通状 态，当第四节点N4的信号为高电平时，第十一晶体管T11处于截止状态。

图7中示出了输出单元400在一个示例性实施例中的结构，但本领域技 术人员可以理解，输出单元的实现方式并不仅限于此，只要能够实现其功能 即可。

在一种示例性实施例中，输入单元包括第七晶体管、第八晶体管和第九 晶体管，第一控制单元包括第二晶体管、第三晶体管、第二电容和第三电容， 第二控制单元包括第五晶体管，输出单元包括第十一晶体管，稳压单元包括 第一晶体管和第一电容。其中，第七晶体管的控制极与第一时钟信号端电连 接，第一极与输入信号端电连接，第二极与第一节点电连接；第八晶体管的 控制极与第一时钟信号端电连接，第一极与第一电源端电连接；第二极与第 二节点电连接；第九晶体管的控制极与第一节点电连接，第一极与第一时钟信号端电连接，第二极与第二节点电连接；第二晶体管的控制极与第二节点 电连接，第一极与第二时钟信号端电连接，第二极与第三节点电连接；第二 电容的第一极与第二节点电连接，第二极与第三节点电连接；第三晶体管的 控制极与第二时钟信号端电连接，第一极与第三节点电连接，第二极与第四 节点电连接；第三电容的第一极与第二电源端电连接，第二极与第四节点电 连接；第五晶体管的控制极与第二节点电连接，第一极与第二信号端电连接， 第二极与第六节点电连接；第十一晶体管的控制极与第四节点电连接，第一 极与第二电源端电连接，第二极与输出端电连接；第一晶体管的控制极与第 一电源端电连接，第一极与第一节点电连接，第二极与第五节点电连接；第 一电容的第一极与第一节点电连接。

图8为本公开一个示例性实施例中移位寄存器的等效原理图。在一个示 例性实施例中，如图8所示，输入单元600可以包括第七晶体管T7、第八晶 体管T8和第九晶体管T9；第一控制单元200可以包括第二晶体管T2、第三 晶体管T3、第四晶体管T4、第二电容C2和第三电容C3；第二控制单元300 可以包括第五晶体管T5和第六晶体管T6；输出单元400可以包括第十晶体 管T10和第十一晶体管T11；稳压单元500可以包括第一晶体管T1和第一电 容C1。

在一个示例性实施例中，如图8所示，第七晶体管T7的控制极与第一时 钟信号端ECK连接，第一极与输入信号端ESTV连接，第二极与第一节点 N1连接。第八晶体管T8的控制极与第一时钟信号端ECK连接，第一极与第 一信号端VGL连接，第二极与第二节点N2连接。第九晶体管T9的控制极与 第一节点N1连接，第一极与第一时钟信号端ECK连接，第二极与第二节点 N2连接。第二晶体管T2的控制极与第二节点N2连接，第一极与第二时钟信 号端ECB连接，第二极与第三节点N3连接。第二电容C2的第一极与第二节 点N2连接，第二极与第三节点N3连接。第三晶体管T3的控制极与第二时 钟信号端ECB连接，第一极与第三节点N3连接，第二极与第四节点N4连接。 第三电容C3的第一极与第二电源端VGH连接，第二极与第四节点N4连接。 第四晶体管T4的控制极与第一节点N1连接，第二极与第二电源端VGH连接，第一极与第四节点N4连接。第五晶体管T5的控制极与第二节点N2连 接，第一极与第二信号端VGH连接，第二极与第六节点N6连接。第六晶体 管T6的控制极与第二时钟信号端ECB连接，第一极与第六节点N6连接，第 二极与第一节点N1连接。第十晶体管10的控制极与第五节点N5连接，第 一极与第一电源端VGL连接，第二极与输出端EOUT连接。第十一晶体管T11的控制极与第四节点N4连接，第一极与第二电源端VGH连接，第二极 与输出端EOUT连接。第一晶体管T1的控制极与第一电源端VGL连接，第 一极与第一节点N1连接，第二极与第五节点N5连接。第一电容C1的第一 极与第一节点N1连接，第二极与输出端EOUT连接。

本公开实施例还提供了一种如上所述移位寄存器的驱动方法，该驱动方 法可以包括：

第一阶段，向第一节点提供信号输入端的信号，第一节点的信号通过第 一晶体管传输至第五节点，第十晶体管截止，第三晶体管T3截止，第四节点 浮接，在第一电容的作用下，输出端保持输出第一电源端的信号；

第二阶段，向第一节点提供第二电源端的信号，第一节点的信号传输至 第五节点，第十晶体管截止，第二晶体管和第三晶体管均导通，向第四节点 提供第二时钟信号端的信号，第十一晶体管导通，向输出端提供第二电源端 的信号；

第三阶段，向第一节点提供信号输入端的信号，第一节点的信号传输至 第五节点，第十晶体管截止，第三晶体管和第四晶体管均截止，使得第四节 点浮接而保持第二阶段状态，第十一晶体管导通，向输出端提供第二电源端 的信号；

第四阶段，向第一节点提供第二电源端的信号，第一节点的信号传输至 第五节点，第十晶体管截止，第二晶体管和第三晶体管均导通，向第四节点 提供第二时钟信号端的信号，第十一晶体管导通，向输出端提供第二电源端 的信号；

第五阶段，向第一节点提供信号输入端的信号，第四晶体管导通，向第 四节点提供第二电源端的信号，第十一晶体管截止，第一节点的信号传输至 第五节点，第十晶体管导通，向输出端提供第一电源端的信号。

在一个示例性实施例中，该驱动方法还可以包括：

第六阶段，输出端持续输出第一电源端的信号。

在一个示例性实施例中，该驱动方法还可以包括：

第一时钟信号端和第二时钟信号端分别在高低电平间不断切换，第一时 钟信号端和第二时钟信号端中电平由低变高的那个先变化。

图9为本公开一个示例性实施例中移位寄存器的时序示意图。下面结合 时序图和移位寄存器的驱动方法对本公开如图8所示实施例中移位寄存器的 工作过程进行简要介绍。

其中，以图8中所有晶体管均为P型晶体管为例进行说明。第一电源端 VGL持续输出低电平，第二电源端VGH持续输出高电平。当低电平加载在P 型晶体管的控制极时，P型晶体管导通，当高电平加载在P型晶体管的控制极 时，P型晶体管介质。相应的，时钟信号是在两个不同电平间周期性切换的信 号，且这两个电平通常也是分别用于使晶体管导通和截止的，故通常也将二 者中较高的称为高电平，而较低的称为低电平。

但应当理解，第一电源端和第二电源端中的高/低电平的具体电平值，并 不一定分别与时钟信号中的高/低电平的电平值相等(当然出于驱动简便的考 虑，通常二者可以相等)。

参照图9，本公开实施例移位寄存器的工作过程如下：

在第一阶段S1：第一时钟信号端ECK为低电平，第二时钟信号端ECB 为高电平，输入信号端ESTV为高电平。图10为移位寄存器在第一阶段的状 态示意图。

第一阶段，向第一节点提供信号输入端的信号，第一节点的信号通过第 一晶体管传输至第五节点，第十晶体管截止，第三晶体管T3截止，第四节点 浮接，在第一电容的作用下，输出端保持输出第一电源端的信号。在一个示 例性实施例中，如图10所示，在第一阶段S1，第一时钟信号端ECK为低电 平，第七晶体管T7导通，向第一节点N1提供输入信号端ESTV的信号，第 一晶体管T1导通，第一节点N1的信号通过第一晶体管T1传输至第五节点 N5，第一节点N1和第五节点N5均为高电平，第九晶体管T9、第四晶体管 T4和第十晶体管T10均截止，第一电源端VGL的信号无法提供到输出端 EOUT。

第八晶体管T8导通，向第二节点N2提供第一电源端VGL的信号，第二 节点N2为低电平。第五晶体管T5导通，向第六节点N6提供第二电源端VGH 的信号，第六节点N6为高电平。第二时钟信号端ECB为高电平，第六晶体 管T6截止。第二晶体管T2导通，向第三节点N3提供第二时钟信号端ECB 的信号，第三节点N3为高电平，第二电容C2充电。第三晶体管T3截止， 第四节点N4浮接，保持之前的高电平(第四节点N4之前的电平状态在后续 说明)，控制第十一晶体管截止。输出端EOUT保持之前的低电平输出(输 出端EOUT之前的电平状态在后续说明)。

在一个示例性实施例中，本阶段中，第二时钟信号端ECB的电平可稍早 于第一时钟信号端ECK的电平变化，即第二时钟信号端ECB的电平向变高 后第一时钟信号端ECK的电平再变低。由此，可避免因为误差而出现第一时 钟信号端ECK、第二时钟信号端ECB同时为低的情况，保证第三晶体管T3 先截止而使得第四节点N4浮接保持之前的高电平，避免第二电源端H的高 电平输出。

在第二阶段S2：第一时钟信号端ECK为高电平，第二时钟信号端ECB 为低电平，输入信号端ESTV为高电平。图11位移位寄存器在第二阶段的状 态示意图。

第二阶段，向第一节点提供第二电源端的信号，第一节点的信号传输至 第五节点，第十晶体管截止，第二晶体管和第三晶体管均导通，向第四节点 提供第二时钟信号端的信号，第十一晶体管导通，向输出端提供第二电源端 的信号。在一个示例性实施例中，如图11所示，在第二阶段S2，第一时钟信 号端ECK为高电平，第七晶体管T7和第八晶体管T8均截止。第二节点N2 浮接保持之前的低电平，第二晶体管T2导通，使得第三节点N3由高电平变 为低电平，由于第二电容C2的自举效应，因此，第二节点N2的电平被从低 电平进一步拉低，增强了第五晶体管T5的输出能力。第六晶体管T6导通， 第二电源端VGH的信号通过第五晶体管T5、第六节点N6和第六晶体管T6 提供到第一节点N1，第一节点N1保持高电平。第一节点N1的信号通过第 一晶体管传输至第五节点N5，第一节点N1和第五节点N5均为高电平。第 九晶体管T9截止、第四晶体管T4截止，第十晶体管T10截止，第一电源端 VGL的信号无法提供给输出端EOUT。

第三晶体管T3导通，第三节点N3的低电平通过第三晶体管T3传输至 第四节点N4，第四节点N4为低电平，第十一晶体管T11导通，向输出端EOUT 提供第二电源端VGH的信号，输出端EOUT输出高电平。

在一个示例性实施例中，本阶段中，第一时钟信号端ECK的电平可先变 高后第二时钟信号端ECB的电平再变低。由此，可保证第二节点N2先变为 浮接状态后电平再进一步降低，且可保证第二节点N2的低电平能让第五晶体 管T5导通，使各晶体管的状态变化更加可靠。

在第三阶段S3：第一时钟信号端ECK为低电平，第二时钟信号端ECB 为高电平，输入信号端ESTV为高电平。在第三阶段S3，移位寄存器中各晶 体管的状态与第一阶段S1相同。

第三阶段，向第一节点提供信号输入端的信号，第一节点的信号传输至 第五节点，第十晶体管截止，第三晶体管和第四晶体管均截止，使得第四节 点浮接而保持第二阶段状态，第十一晶体管导通，向输出端提供第二电源端 的信号。在一个示例性实施例中，参考图10，在第三阶段S3，第一时钟信号 端ECK为低电平，第七晶体管T7导通，向第一节点N1提供输入信号端ESTV 的信号。第一晶体管T1导通，第一节点N1的信号通过第一晶体管T1传输 至第五节点N5，第一节点N1和第五节点N5均为高电平，第九晶体管T9、 第四晶体管T4和第十晶体管T10均截止，第一电源端VGL的信号无法提供 到输出端EOUT。

第八晶体管T8导通，向第二节点N2提供第一电源端VGL的信号，第二 节点N2保持低电平。第五晶体管T5导通，向第六节点N6提供第二电源端VGH的信号，第六节点N6为高电平。第二时钟信号端ECB为高电平，第六 晶体管T6截止。第二晶体管T2导通，向第三节点N3提供第二时钟信号端 ECB的信号，第三节点N3为高电平，第二电容C2充电。第三晶体管T3截止，第四节点N4浮接，保持第二阶段状态(即低电平)，第十一晶体管导通， 向输出端EOUT提供第二电源端VGH的信号，输出端EOUT输出高电平。

在一个示例性实施例中，本阶段中，第二时钟信号端ECB的电平可稍早 于第一时钟信号端ECK的电平变化，即第二时钟信号端ECB的电平向变高 后第一时钟信号端ECK的电平再变低。由此，可保证第三晶体管T3截止而 使得第四节点N4浮接以保持之前的低电平。

在第四阶段S4：第一时钟信号端ECK为高电平，第二时钟信号端ECB 为低电平，输入信号端ESTV为低电平。在第四阶段S4，移位寄存器中各晶 体管的状态与第二阶段S2相同。

第四阶段，向第一节点提供第二电源端的信号，第一节点的信号传输至 第五节点，第十晶体管截止，第二晶体管和第三晶体管均导通，向第四节点 提供第二时钟信号端的信号，第十一晶体管导通，向输出端提供第二电源端 的信号。在一个示例性实施例中，参考图11，在第四阶段S4，第一时钟信号 端ECK为高电平，第七晶体管T7和第八晶体管T8均截止。第二节点N2浮 接保持之前的低电平，第二晶体管T2导通，使得第三节点N3由高电平变为 低电平，由于第二电容C2的自举效应，因此，第二节点N2的电平被从低电 平进一步拉低，增强了第五晶体管T5的输出能力。第六晶体管T6导通，第 二电源端VGH的信号通过第五晶体管T5、第六节点N6和第六晶体管T6提 供到第一节点N1，第一节点N1保持高电平。第一晶体管T1导通，第一节点 N1的信号通过第一晶体管T1传输至第五节点N5，第五节点N5保持高电平。 第九晶体管T9截止、第四晶体管T4截止，第十晶体管T10截止，第一电源 端VGL的信号无法提供给输出端EOUT。

第三晶体管T3导通，第三节点N3的低电平通过第三晶体管T3传输至 第四节点N4，第四节点N4为低电平，第十一晶体管T11导通，向输出端EOUT 提供第二电源端VGH的信号，输出端EOUT输出高电平。

在一个示例性实施例中，本阶段中，第一时钟信号端ECK的电平可先变 高后第二时钟信号端ECB的电平再变低。由此，可保证第二节点N2先变为 浮接状态后电平再进一步降低，且可保证第二节点N2的低电平能让第五晶体 管T5导通，使各晶体管的状态变化更加可靠。

在第五阶段S5：第一时钟信号端ECK为低电平，第二时钟信号端ECB 为高电平，输入信号端ESTV为低电平。图12位移位寄存器在第五阶段的状 态示意图。

第五阶段，向第一节点提供信号输入端的信号，第四晶体管导通，向第 四节点提供第二电源端的信号，第十一晶体管截止，第一节点的信号传输至 第五节点，第十晶体管导通，向输出端提供第一电源端的信号。在一个示例 性实施例中，如图12所示，在第五阶段S5，第一时钟信号端ECK为低电平， 第八晶体管T8导通、第九晶体管T9导通，第一电源端VGL的信号和第一时 钟信号端ECK的信号均提供给第二节点N2，保持第二节点N2的低电平。第五晶体管T5在第二节点N2的控制下导通，向第六节点N6提供第二电源端 VGH的信号。第二时钟信号端ECB为高电平，第六晶体管T6截止。第二晶 体管T2导通，向第三节点N3提供第二时钟信号端ECB的信号，第三节点 N3变为高电平，第二电容C2充电。第二时钟信号端ECB为高电平，第三晶 体管T3截止。第七晶体管T7导通，向第一节点N1提供信号输入端ESTV 的信号。第一节点N1为低电平。在第一节点N1低电平的控制下，第四晶体 管T4导通，向第四节点N4提供第二电源端VGH的信号，第四节点N4为高 电平，使得第十一晶体管T11截止，第二电源端VGH的信号无法提供到输出 端EOUT。

第一晶体管T1导通，第一节点N1的低电平信号通过第一晶体管T1传 输至第五节点N5，第五节点N5均为低电平，第十晶体管T10均导通，第一 电源端VGL的信号通过第十晶体管T10提供给输出端EOUT，输出端EOUT 输出低电平。

在一个示例性实施例中，本阶段中，第二时钟信号端ECB的电平可稍早 于第一时钟信号端ECK的电平变化，即第二时钟信号端ECB的电平向变高 后第一时钟信号端ECK的电平再变低。由此，可保证第三晶体管T3截止而 使得第四节点N4浮接以保证可以向第四节点N4提供第二电源端VGH的高 电平信号。

在第六阶段S6：输入信号端ESTV持续为低电平，第一时钟信号端ECK 和第二时钟信号端ECB分别在高低电平间不断切换，即本阶段是时间较长的 保持阶段，直至下一个第一阶段S1到来。图13为移位寄存器在第六阶段的 过渡阶段的状态示意图。

第六阶段，输出端持续输出第一电源端的信号。在一个示例性实施例中， 如图13所示，第六阶段S6包括过渡阶段S6’。在过渡阶段S6’，第一时钟信 号端ECK和第二时钟信号端ECB均为高电平，控制第六晶体管T6、第七晶 体管T7和第八晶体管T8均截止，第一节点N1浮接，保持低电平。第一节 点N1控制第九晶体管T9导通，向第二节点N2提供第一时钟信号端ECK的 高电平信号，使得第二节点N2变为高电平，控制第二晶体管T2截止。第三 晶体管T3截止。第四晶体管T4在第一节点N1低电平的控制下导通，向第 四节点N4提供第二电源端VGH的信号，第四节点N4为高电平，控制第十 一晶体管T11截止，第二电源端VGH的高电平信号无法输出到输出端EOUT。 第一节点N1的低电平传输至第五节点N5，控制第十晶体管T10导通，向输 出端EOUT提供第一电源端VGL的信号，输出端EOUT持续输出低电平。

在过渡阶段之外的时间，当第一时钟信号端ECK为低电平，第二时钟信 号端ECB为高电平时，电路状态与第五阶段相同，移位寄存器输出低电平。

当第一时钟信号端ECK为高电平，第二时钟信号端ECB为低电平时， 第一节点N1和第二节点N2均浮接。虽然第六晶体管在第二时钟信号端ECB 的控制下开启，但第一电容C1可以使得第一节点N1维持低电平，使得第十 晶体管T10保持开启，向输出端EOUT提供第一电源端VGL的信号，输出端 EOUT持续输出低电平。第一节点N1维持低电平，可以控制第九晶体管T9 开启，向第二节点N2提供第一时钟信号端ECK的信号，使得第二节点N2 为高电平，控制第二晶体管T2截止。第一节点N1的低电平控制第四晶体管 T4持续导通，持续向第四节点N4提供第二电源端VGH的信号，第四节点 N4维持高电平，第十一晶体管T11截止。

因此，在第六阶段S6(即第五阶段S5之后至下一个第一阶段S1到来之 前)，持续向输出端EOUT提供第一电源端VGL的信号，输出端EOUT持续 输出低电平。

本领域技术人员可以理解，第四节点N4保持高电平即为第一阶段S1中 描述的第四节点N4在第一阶段S1之前的电平状态，输出端EOUT输出低电 平即为第一阶段S1中描述的输出端EOUT在第一阶段S1之前的电平状态。

在第六阶段S6，第一时钟信号端ECK和第二时钟信号端ECB中电平由 低变高的那个先变化，因此，会有部分时间第一时钟信号端ECK和第二时钟 信号端ECB均为高电平。应当理解，这些时间内，各晶体管均截止，从而， 第四节点N4和第五节点N5可以分别保持之前的电平状态，移位寄存器仍可 以保持稳定的低电平输出。

在一个示例性实施例中，以上电平由低变高时“提前”的时间量可以为 时钟信号周期的1/15至6/15，其中，时钟信号周期是指时钟信号中相邻的一 个高电平和一个低电平的总时长。

本公开的发明人，在同样的信号输入端ESTV、第一时钟信号端ECK、 第二时钟信号端ECB、第一电源端VGL和第二电源端VGH的情况下，对图 1和图8所示移位寄存器分别进行了仿真实验，仿真实验结果如下：

当输出端EOUT负载电容为1pF时，图1所示移位寄存器的输出端EOUT 的输出信号在低电平段会产生波动；图8所示移位寄存器的输出端EOUT的 输出信号在低电平段不会产生波动，而是保持稳定的低电平输出。

输出端EOUT负载电容分别为0、10fF、1pF、100pF情况下，图1所示 移位寄存器的输出端EOUT的输出信号在负载电容不同情况下，低电平段的 波动随负载变化而有明显变化；图8所示移位寄存器的输出端EOUT的输出 信号在低电平段在负载电容不同情况下，低电平段无明显波动，保持稳定的 低电平输出。

将图1所示移位寄存器组成的驱动电路和图8所示移位寄存器组成的驱 动电路分别应用在OLED显示面板上，当输出端负载电容均为1pF时，采用 图1所示移位寄存器的显示面板中，OLED器件的电流波动较大，而采用图8 所示移位寄存器的显示面板中，OLED器件的电流没有明显波动。

本公开实施例提供的移位寄存器，输出端的输出信号不会受到输出端负 载大小的影响，无论输出端负载大小，输出端均可以输出稳定的信号，不会 产生低电平的脉冲波动，提高了显示装置的显示画质。

本公开实施例提供的移位寄存器，输出端的输出信号在低电平段的时候 更加稳定，从而对于显示区负载较小的异性面板、显示区域开孔以及极窄面 板等该移位寄存器可以提供更加稳定的输出电流，提高显示装置显示画质。

本领域技术人员可以理解，图8所示的移位寄存器中，晶体管T1至T11 也可以均采用N型晶体管。当均采用N型晶体管时，第一电源端VGL、第二 电源端VGH、输入信号端ESTV、第一时钟信号端ECK和第二时钟信号端 ECB的状态要与采用P型晶体管时的状态相反。

本公开实施例中，晶体管T1至T11均可以为N型薄膜晶体管或P型薄 膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。 此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优 选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构 的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

需要说明的是，第一电容C1、第二电容C2和第三电容C3可以为晶体管 的寄生电容也可以为外接电容。本公开实施例对此不作任何限定。

图14为本公开一个示例性实施例中驱动电路的示意图。如图14所示， 驱动电路包括多个级连的如上所述的移位寄存器。第一级移位寄存器EOA(1) 的输入信号端ESTV与使能信号线ESTV连接，第n级移位寄存器EOA(n) 的输入信号端与第n-1级移位寄存器EOA(n-1)的输出端EOUT连接，n为 大于或等于2的正整数。所有移位寄存器的第一电源端VGL、第二电源端VGH 均分别与第一电源线VGL、第二电源线VGH连接。奇数级移位寄存器EOA 的第一时钟信号端ECK、第二时钟信号端ECB均分别与第一时钟信号线ECK、 第二时钟信号线ECB连接，偶数级移位寄存器EOA的第一时钟信号端ECK、 第二时钟信号端ECB均分别与第二时钟信号线ECB、第一时钟信号线ECK 连接。

图19为本公开一个示例性实施例中显示基板的俯视示意图，图20为图 19中的A-A截面示意图。如图19和图20所示，显示基板包括显示区和位于 显示区周边的边框区。显示基板采用如上所述的驱动电路，所述驱动电路位 于边框区。在边框区，显示基板包括：

基底；

半导体层，位于基底的一侧，包括第一晶体管的第一有源层；

第一绝缘层，位于所述氧化物半导体层背离所述基底的一侧；

第一金属层，位于所述第一绝缘层背离所述基底的一侧，所述第一金属 层包括第一晶体管的第一栅电极和第一极板；

第二绝缘层，位于第一金属层背离所述基底的一侧；

第二金属层，位于所述第二绝缘层背离所述基底的一侧，所述第二金属 层包括第二极板，所述第二极板在所述基底上的正投影位于所述第一极板在 所述基底上的正投影范围内，所述第二极板和所述第一极板形成第一电容；

第三绝缘层，位于所述第二金属层背离所述基底的一侧，所述第三绝缘 层开设有用于暴露第一有源层的第一过孔和第二过孔、用于暴露第一极板的 第四过孔、用于暴露第二极板的第五过孔；

第三金属层，位于所述第三绝缘层背离所述基底的一侧，所述第三金属 层包括第八金属条和第十一漏电极，所述第八金属条通过第二过孔与第一有 源层连接，所述第八金属条通过第四过孔与第一极板连接，所述第十一漏电 极通过第五过孔与第二极板连接。

在一种示例性实施例中，半导体层可以为氧化物半导体层。

在一个示例性实施例中，所述氧化物半导体层还包括第四晶体管的第四 有源层，所述第一金属层还包括第十晶体管的第十栅电极和第四晶体管的第 四栅电极，所述第四栅电极和所述第一极板为一体结构，所述第三绝缘层还 开设有用于暴露第十栅电极的第三十七过孔，所述第三金属层还包括第七金 属条，所述第七金属条通过第三十七过孔与所述第十栅电极连接，所述第七 金属条通过第一过孔与所述第一有源层连接。

在一个示例性实施例中，

所述氧化物半导体层还包括第二晶体管的第二有源层、第三晶体管的第 三有源层、第四晶体管的第四有源层、第五晶体管的第五有源层、第六晶体 管的第六有源层、第五七晶体管的第七有源层、第八晶体管的第八有源层、 第九晶体管的第九有源层、第十晶体管的第十有源层、第十一晶体管的第十 一有源层，所述第十有源层和第十一有源层为一体结构，第十有源层沿第一 方向设置，第一有源层、第二有源层、第三有源层、第四有源层、第五有源 层、第六有源层、第七有源层、第八有源层、第九有源层均位于第十有源层 的远离显示区的一侧，第五有源层和第六有源层为一体结构，第一有源层、 第二有源层、第三有源层、第五有源层、第六有源层、第七有源层、第八有 源层、第九有源层均沿第一方向设置，所述第一方向为与所述边框区的延伸 方向相平行的方向，

所述第三金属层还包括使能信号线、第二时钟信号线、第一时钟信号线、 第二电源线和第一电源线，使能信号线、第二时钟信号线、第一时钟信号线、 第二电源线均沿第一方向设置，使能信号线、第二时钟信号线、第一时钟信 号线、第二电源线依次靠近显示区，且均位于氧化物半导体层背离显示区的 一侧，第一电源线位于氧化物半导体层朝向显示区的一侧。

下面通过显示基板的制备过程的示例说明显示基板的结构。本公开所说 的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻 胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂 覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的 任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作 出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可 以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为 “薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。 本公开中所说的“A和B同层设置”是指，A和B通过同一次构图工艺同时形 成。

图15至图20为本公开一个示例性实施例中显示基板的制备过程示意图。 为了方便描述，在此，采用“栅电极”指代各个晶体管的控制极，采用“源 电极”指代各个晶体管的第一极，采用“漏电极”指代各个晶体管的第二极。 第m栅电极为第m晶体管的栅电极，第m源电极为第m晶体管的第一极， 第m漏电极为第m晶体管的第二极，m为1至11的整数。

(1)形成半导体层图案。该步骤可以包括：在基底上沉积半导体薄膜， 通过构图工艺对半导体薄膜进行构图，形成半导体层图案，如图15a和图15b 所示，图15a为本公开显示基板形成半导体层图案后的示意图，图15b为图 15a中的A-A截面示意图。

如图15a和图15b所示，半导体层包括第一晶体管T1的第一有源层10、 第二晶体管T2的第二有源层20、第三晶体管T3的第三有源层30、第四晶体 管T4的第四有源层40、第五晶体管T5的第五有源层50、第六晶体管T6的 第六有源层60、第七晶体管T7的第七有源层70、第八晶体管T8的第八有源 层80、第九晶体管T9的第九有源层90、第十晶体管T10的第十有源层100 和第十一晶体管T11的第十一有源层110。

其中，第四有源层40大体为沿第二方向(水平方向)延伸，其它有源层 大体沿第一方向(竖直方向)延伸。第五有源层50和第六有源层60为一体 结构，第十有源层100和第十一有源层110为一体结构的长条状。在第二方 向上(即水平方向上)，第一有源层10、第二有源层20、第三有源层30、第 四有源层40、第五有源层50、第六有源层60、第七有源层70、第八有源层 80和第九有源层90均位于第十有源层100的同一侧。第一有源层10位于第 九有源层90和第十有源层10之间，第八有源层80位于第一有源层10和第 九有源层90之间。

(2)形成第一金属层图案。该步骤可以包括：在形成前述图案的基底上， 依次沉积第一绝缘薄膜和第一金属薄膜，通过构图工艺对第一绝缘薄膜和第 一金属薄膜进行构图，形成第一绝缘层25图案以及位于第一绝缘层25上的 第一金属层图案，第一绝缘层25在基底1上的正投影和第一金属层在基底1 上的正投影重合，如图16a和图16b所示，图16a为本公开显示基板形成第一 金属层图案后的示意图，图16b为图16a中的A-A截面示意图。

如图16a和图16b所示，第一金属层图案包括第一晶体管的第一栅电极13、第二晶体管的第二栅电极23、第三晶体管的第三栅电极33、第四晶体管 的第四栅电极43、第五晶体管的第五栅电极53、第六晶体管的第六栅电极63、 第七晶体管的第七栅电极73、第八晶体管的第八栅电极83、第九晶体管的第 九栅电极93、第十晶体管的第十栅电极103和第十一晶体管的第十一栅电极 113。各个栅电极分别跨设在对应晶体管的有源层上，也就是说，各个栅电极 的延伸方向与对应晶体管的有源层的延伸方向相互垂直。

其中，第九栅电极93呈“回”形结构。第十栅电极103呈梳状结构，即 第十栅电极103包括多个跨设在第十有源层上的第一分支段1031以及连接多 个第一分支段1031的第一连接段1031。第十一栅电极113呈梳状结构，即第 十一栅电极113包括多个跨设在第十一有源层上的第二分支段1131以及连接 多个第二分支段1131的第二连接段1132。第七栅电极73和第八栅电极83为 一体结构。

第一金属层图案还包括第一极板16、第三极板36和第五极板56。第一 极板16位于第二有源层和第十一有源层之间，第一极板16呈沿第一方向延 伸的长条状。第一极板16与第九栅电极93、第四栅电极43连接，第一极板 16、第九栅电极93和第四栅电极43可以为一体结构。第一极板16可以作为 第一电容C1的一个极板。第三极板36位于第五有源层和第二有源层之间， 第三极板36与第五栅电极53、第二栅电极23为一体结构。第三极板36呈沿 第一方向延伸的长条状。第三极板36可以作为第二电容C2的一个极板。第 五极板56与第十一栅电极113连接，第五极板56与第十一栅电极113为一 体结构。第五极板56呈沿第二方向延伸的长条状。第五极板56可以作为第 三电容C3的一个极板。

第一金属层图案还可以包括输出线EOUT。输出线EOUT包括两条沿第 二方向延伸的第三分支段651以及连接两条第三分支段651的第三连接段652， 第三连接段652沿第一方向延伸。在垂直于基板的方向上，输出线EOUT位 于第十有源层100背离第一有源层10的一侧。

在示例性实施方式中，本次工艺还包括导体化处理。导体化处理是在形 成第一金属层图案后，利用第一栅电极13、第二栅电极23、第三栅电极33、 第四栅电极43、第五栅电极53、第六栅电极63、第七栅电极73、第八栅电 极83、九栅电极93、第十栅电极103和第十一栅电极113遮挡区域的半导体 层(即半导体层与各个栅电极重叠的区域)作为晶体管的沟道区域，未被第 一金属层遮挡区域的半导体层被处理成导体化层，形成导体化的源漏区域。

(3)形成第二金属层图案。该步骤可以包括：在形成前述图案的基底上， 依次沉积第二绝缘薄膜和第二金属薄膜，通过构图工艺对第二绝缘薄膜和第 二金属薄膜进行构图，形成第二绝缘层26图案以及位于第二绝缘层26上的 第二金属层图案，第二绝缘层26在基底1上的正投影和第二金属层在基底1 上的正投影重合，如图17a和图17b所示，图17a为本公开显示基板形成第二 金属层图案后的示意图，图17b为图17a中的A-A截面示意图。

如图17a和图17b所示，第二金属层包括第二极板17、第四极板37和第 六极板57。第二极板17位于第一极板17的上方，第四极板37位于第三极板 36的上方，第六极板57位于第五极板56的上方。第二极板17在基底1上的 正投影位于第一极板16在基底1上的正投影范围内。第四极板37在基底1 上的正投影位于第三极板36在基底1上的正投影范围内。第六极板57在基 底1上的正投影位于第五极板56在基底1上的正投影范围内。第一极板16 和第二极板17形成第一电容C1，第三极板36和第四极板37形成第二电容 C2，第五极板56和第六极板57形成第三电容C3。

(4)形成第三绝缘层图案。该步骤可以包括：在形成有前述图案的基底 上，沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成覆盖 前述结构的第三绝缘层27图案，第三绝缘层27开设有多个过孔图案，如图 18a和图18b所示，图18a为本公开显示基板形成第三绝缘层图案后的示意图， 图18b为图18a中的A-A截面示意图。

如图18a和图18b所示，多个过孔图案包括：位于第一栅电极13两侧的 第一过孔V1和第二过孔V2，位于第一栅电极13上的第三过孔V3，位于第 一极板16上的第四过孔V4，位于第二极板17上的第五过孔V5，位于第三 极板36上的第六过孔V6，位于第四极板37上的第七过孔V7，位于第二栅 电极23两侧的第八过孔V8和第九过孔V9，位于第三栅电极33两侧的第十 过孔V10和第十一过孔V11，位于第三栅电极33上的第十二过孔V12，位于 第五极板56上的第十三过孔V13，位于第六极板57上的两个第十四过孔V14 和两个第十五过孔V15，位于第四栅电极43两侧的第十六过孔V16和第十七 过孔V17，位于第五栅电极53下侧的第十八过孔V18，位于第六栅电极63 上的第十九过孔V19和第二十过孔V20，位于第六栅电极63上侧的第二十一 过孔V21，位于第七栅电极73上的第二十二过孔V22和第二十三过孔V23，位于第七栅电极73两侧的第二十四过孔V24和第二十五过孔V25，位于第八 栅电极83两侧的第二十六过孔V26和第二十七过孔V27，位于第九栅电极 93上的第二十八过孔V28，位于第九栅电极93两侧的第二十九过孔V29和 第三十过孔V30，位于第十栅电极103的第一分支段1031两侧的第三十一过 孔V31和第三十二过孔V32，位于第二分支段1131两侧的第三十三过孔V33 和第三十四过孔V34，位于输出线EOUT的第三连接段652上的第三十五过 孔V35和第三十六过孔V36，位于第十栅电极103上的第三十七过孔V37。

(4)形成第三金属层图案。该步骤可以包括：在形成前述图案的基底上， 沉积第三金属薄膜，通过构图工艺对第三金属薄膜进行构图，形成第三金属 层图案，如图19和图20所示，图19为本公开一个示例性实施例中显示基板 的示意图，图20为图10中的A-A截面示意图。

如图19和图20所示，第三金属层图案包括栅信号线GSTV、使能信号线 ESTV、第二时钟信号线ECB、第一时钟信号线ECK、第二电源线VGH和第 一电源线VGL。栅信号线GSTV、使能信号线ESTV、第二时钟信号线ECB、 第一时钟信号线ECK、第二电源线VGH并行设置，均沿第一方向延伸。栅 信号线GSTV、使能信号线ESTV、第二时钟信号线ECB、第一时钟信号线ECK、第二电源线VGH均位于各个晶体管有源层背离输出线EOUT的一侧， 也就是说，栅信号线GSTV、使能信号线ESTV、第二时钟信号线ECB、第一 时钟信号线ECK、第二电源线VGH可以均位于各个晶体管有源层的左侧， 输出线EOUT位于各个晶体管有源层的右侧。栅信号线GSTV、使能信号线 ESTV、第二时钟信号线ECB、第一时钟信号线ECK、第二电源线VGH依次 逐渐靠近输出线EOUT。第一电源线VGL沿第一方向延伸，第一电源线VGL 位于输出线EOUT的第三连接段652背离第二电源线VGH的一侧。

第三金属层图案还可以包括第七源电极71、第一金属条75、第九源电极91、第二金属条76、第三金属条77、第四金属条78、第五金属条79、第六 金属条85、第十一漏电极112、第一电源转接线86、第十漏电极102、第七 金属条87、第八金属条88。

第七源电极71通过第二十四过孔V24与第七有源层连接。第七源电极 71同时作为移位寄存器的输入信号端ESTV。第一金属条75的上端为第七漏 电极、下端为第六漏电极，第一金属条75的上端通过第二十五过孔与第七有 源层连接，第一金属条75的下端通过第二十一过孔与第六有源层连接。第一 金属条75的中段通过第二十八过孔与第九栅电极连接。第九源电极91分别 通过第二十二过孔V22和第二十九过孔V29分别与第七栅电极73和第九有 源层90连接。第二金属条76的上端可以为第八漏电极，第二金属条76的中 段可以为第九漏电极，第二金属条76的上端通过第二十七过孔V27与第八有 源层连接，第二金属条76的中间位置通过第三十过孔V30与第九有源层连接， 第二金属条76的下端通过第六过孔与第三极板36连接。第三金属条77的一 端可以为第二源电极，第三金属条77通过第十九过孔V19与第六栅电极63 连接，第二源电极通过第八过孔V8与第二有源层连接。第四金属条78的一 端作为第二漏电极，并通过第九过孔V9与第二有源层连接，第四金属条78 的中间位置通过第七过孔V7与第四极板37连接，第四金属条78的另一端作 为第三源电极，并通过第十过孔V10与第三有源层连接。第五金属条79的一 端作为第三漏电极，并通过第十一过孔V11与第三有源层连接。第五金属条 79的中间位置通过第十三过孔V13与第五极板56连接。第五金属条79的另 一端作为第四漏电极，并通过第十六过孔V16与第四有源层连接。第六金属 条85的一端通过第十四过孔与第六极板57连接。第六金属条85的中间位置 可以作为第四源电极，并通过第十七过孔与第四有源层连接。第六金属条85 的另一端可以作为第十一源电极层，并通过多个第三十四过孔与第十一有源 层连接。第十一漏电极112包括三个沿第二方向设置的第四分支段1121和连 接三个第四分支段1121的第四连接段1122，第四连接段1122沿第一方向设 置。第四分支段1121通过第三十三过孔与第十一有源层连接，第四连接段1122 通过第三十六过孔与输出线EOUT连接。位于下侧的第四分支段1121具有沿 第一方向向下延伸的竖直段1123，该竖直段1123可以与下一级移位寄存器的 信号输入端(亦即第七源电极71)连接。位于上侧的第四分支段1121通过第 五过孔V5与第二极板17连接。第一电源转接线86与第一电源线VGL为一 体结构，第一电源转接线86有多个分支段，第一电源转接线86的一端作为 第八有源层，并通过第二十六过孔V26与第八有源层连接；第一电源转接线 86通过第三过孔V3与第一栅电极13连接；第一电源转接线86的一部分作 为第十源电极，并通过第三十二过孔V32与第十有源层连接。第十漏电极102 通过第三十一过孔V31与第十有源层连接，第十漏电极102通过多个第三十 五过孔V35与输出线EOUT连接。第七金属条87的下端可以作为第一漏电极， 并通过第一过孔V1与第一有源层连接，第七金属条87还通过第三十七过孔 V37与第十栅电极103连接。第八金属条88的一端可以作为第一源电极，并 通过第二过孔V2与第一有源层连接，第八金属条88的另一端通过第四过孔 V4与第一极板16连接。

第二时钟信号线ECB通过第二十过孔V20与第六栅电极63连接，第二 时钟信号线ECB通过第十二过孔V12与第三栅电极33连接。第二电源线VGH 通过第十五过孔V15与第六极板57连接。

在一些示例性实施例中，第一金属层、第二金属层和第三金属层可以采 用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或 更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)， 可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二 绝缘层、第三绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧 化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。

在上述实施例中，有源层的材质为金属氧化物。本领域技术人员可以理 解，在其它实施例中，有源层的材质还可以为低温多晶硅、非晶硅或微晶硅 等。

基于前述实施例的发明构思，本公开实施例还提供了一种显示装置，该 显示装置包括采用前述实施例的显示面板或驱动电路。显示装置可以为：手 机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具 有显示功能的产品或部件。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开 而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人 员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细 节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利 要求书所界定的范围为准。