存储器设备和操作该存储器设备的方法

本申请要求于2021年1月25日在韩国知识产权局提交的韩国专利申请号10-2021-0010361的优先权，该申请的整体公开内容通过引用并入本文。

技术领域

本公开涉及电子设备，并且更具体地，涉及存储器设备和操作该存储器设备的方法。

背景技术

存储设备是在诸如计算机或智能电话的主机设备的控制下存储数据的设备。存储设备可以包括在其中存储数据的存储器设备和控制存储器设备的存储器控制器。存储器设备可以是易失性存储器设备或非易失性存储器设备。

易失性存储器设备是仅在功率被供应时存储数据、并且在功率供应被切断时丢失被存储的数据的设备。易失性存储器设备可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

非易失性存储器设备是即使功率被切断也不丢失数据的设备。非易失性存储器设备可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存存储器等。

发明内容

本公开的实施例涉及具有提高的编程操作速度的存储器设备、和操作该存储器设备的方法。

根据本公开的一个实施例，存储器设备包括多个存储器单元、外围电路和控制逻辑。外围电路能够并且在一个实施例中被配置成：对多个存储器单元执行增量阶跃脉冲编程(ISPP)。控制逻辑能够控制并且在一个实施例中被配置成控制外围电路，以根据多个存储器单元中的每个存储器单元的、在多个编程状态之中的目标编程状态，使用基于不同位线阶跃电压而设置的位线电压，来执行ISPP。

根据本公开的一个实施例，一种操作对多个存储器单元执行增量阶跃脉冲编程(ISPP)的存储器设备的方法包括：根据多个存储器单元中的每个存储器单元的、在多个编程状态之中的目标编程状态，基于不同的位线阶跃电压，来设置位线电压；将设置的位线电压施加到与多个存储器单元连接的位线；以及将编程电压施加到与多个存储器单元之中的被选择的存储器单元连接的字线。

根据所提出的技术，公开了一种具有提高的编程操作速度的存储器设备、和操作该存储器设备的方法。

附图说明

图1是图示根据本公开的一个实施例的存储设备的图。

图2是图示图1的存储器设备的结构的图。

图3是图示图2的存储器单元阵列的图。

图4是图示图2的存储器单元阵列的另一实施例的图。

图5是图示图4的存储器块BLK1至BLKz之中的任何一个存储器块BLKa的电路图。

图6是图示图4的存储器块BLK1至BLKz之中的任何一个存储器块BLKb的另一实施例的电路图。

图7是图示增量阶跃脉冲编程(ISPP)的图。

图8是图示根据一个实施例，在ISPP中，随着编程循环计数增加，存储器单元的阈值电压分布的图。

图9是图示根据一个实施例，在ISPP中，随着编程循环计数增加，存储器单元的阈值电压分布的图。

图10是图示根据一个实施例的针对每个编程状态的编程操作的完成时间点的图。

图11是图示与图10的编程操作有关的编程设置值的图。

图12是图示根据一个实施例的针对每个编程状态的编程操作的完成时间点的图。

图13是图示与图12的编程操作有关的编程设置值的图。

图14是图示根据一个实施例的针对每个编程状态的编程操作的完成时间点的图。

图15是图示与图14的编程操作有关的编程设置值的图。

图16是图示根据一个实施例的对存储器设备的编程操作的流程图。

具体实施方式

在本说明书或申请中公开的、根据本公开的概念的实施例的具体结构或功能描述被说明，仅用于描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式被实施，并且不应当被解释为限于本说明书或申请中描述的实施例。

图1是图示根据本公开的一个实施例的存储设备的图。

参考图1，存储设备50可以包括存储器设备100和控制存储器设备的操作的存储器控制器200。存储设备50是在主机的控制下存储数据的设备，该主机诸如为蜂窝电话、智能手机、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。

根据作为与主机的通信方法的主机接口，存储设备50可以被制造为各种类型的存储设备中的一种类型。例如，存储设备50可以被配置为各种类型的存储设备中的任何一种类型，诸如SSD、(MMC、eMMC、RS-MMC和微型MMC的形式的)多媒体卡、(SD、迷你SD和微型SD的形式的)安全数字卡、通用串行总线(USB)存储设备、通用闪存存储(UFS)设备、个人计算机存储器卡国际协会(PCMCIA)卡类型存储设备、外围部件互连(PCI)卡类型存储设备、PCI快速(PCI-E)卡类型存储设备、紧凑型闪存(CF)卡、智能媒体卡和记忆棒。

存储设备50可以被制造为各种类型的封装中的任何一种类型。例如，存储设备50可以被制造为各种类型的封装类型中的任何一种类型，诸如封装上封装(POP)、系统级封装(SIP)、芯片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制作封装(WFP)和晶片级堆叠封装(WSP)。

存储器设备100可以存储数据。存储器设备100在存储器控制器200的控制下操作。存储器设备100可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。

存储器单元中的每个存储器单元可以被配置为：存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)、或存储四个数据位的四级单元(QLC)。

存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。一个存储器块可以包括多个页。在一个实施例中，页可以是用于在存储器设备100中存储数据或读取存储在存储器设备100中的数据的单位。

存储器块可以是用于擦除数据的单位。在一个实施例中，存储器设备100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，假设存储器设备100包括NAND闪存存储器。

存储器设备100被配置成：从存储器控制器200接收命令和地址，并且访问存储器单元阵列中的由地址选择的区域。即，存储器设备100可以对由地址选择的区域执行由命令指示的操作。例如，存储器设备100可以执行写入操作(编程操作)、读取操作或擦除操作。在编程操作期间，存储器设备100可以将数据编程到由地址选择的区域。在读取操作期间，存储器设备100可以从由地址选择的区域读取数据。在擦除操作期间，存储器设备100可以擦除存储在由地址选择的区域中的数据。

存储器控制器200控制存储设备50的整体操作。

当向存储设备50施加功率时，存储器控制器200可以执行固件FW。当存储器设备100是闪存存储器设备时，存储器控制器200可以操作诸如闪存转换层(FTL)的固件，以用于控制主机与存储器设备100之间的通信。

在一个实施例中，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)，并且将LBA转换为物理块地址(PBA)，该物理块地址指示存储器设备100中包括的数据要被存储在其中的存储器单元的地址。

存储器控制器200可以响应于来自主机的请求，控制存储器设备100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器设备100提供写入命令、PBA和数据。在读取操作期间，存储器控制器200可以向存储器设备100提供读取命令和PBA。在擦除操作期间，存储器控制器200可以向存储器设备100提供擦除命令和PBA。

在一个实施例中，存储器控制器200可以生成命令、地址和数据，并且将命令、地址和数据传输给存储器设备100，而不管来自主机的请求。例如，存储器控制器200可以向存储器设备100提供命令、地址和数据，以便执行后台操作，该后台操作诸如为用于损耗均衡的编程操作和用于垃圾收集的编程操作。

在一个实施例中，存储器控制器200可以控制至少两个存储器设备100。在这种情况下，存储器控制器200可以根据交织方法控制存储器设备100，以便改进操作性能。交织方法可以是用于使至少两个存储器设备100的操作时段重叠的操作方法。

主机可以使用各种通信方法中的至少一种与存储设备50通信，该各种通信方法诸如为通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围部件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和减载DIMM(LRDIMM)。

图2是图示图1的存储器设备的结构的图。

参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110包括多个存储器块BLKl至BLKz。多个存储器块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm连接到读取和写入电路123。多个存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。作为一个实施例，该多个存储器单元是非易失性存储器单元。该多个存储器单元之中的连接到相同字线的存储器单元被限定为一个物理页。即，存储器单元阵列110由多个物理页来配置。根据本公开的一个实施例，存储器单元阵列110中包括的多个存储器块BLK1至BLKz中的每个存储器块可以包括多个虚设单元。虚设单元中的至少一个虚设单元可以串联连接在漏极选择晶体管与存储器单元之间、以及在源极选择晶体管与存储器单元之间。

存储器设备100的存储器单元中的每个存储器单元可以被配置为存储一个数据位的SLC、存储两个数据位的MLC、存储三个数据位的TLC或存储四个数据位的QLC。

外围电路120可以包括地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。

外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以执行编程操作、读取操作和擦除操作。

地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和共用源极线。根据本公开的一个实施例，字线可以包括正常字线和虚设字线。根据本公开的一个实施例，行线RL还可以包括管道选择线。

地址解码器121被配置成响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收地址ADDR。

地址解码器121被配置成对所接收的地址ADDR的块地址进行解码。地址解码器121根据解码的块地址，来选择存储器块BLK1至BLKz之中的至少一个存储器块。地址解码器121被配置成对所接收的地址ADDR的行地址进行解码。地址解码器121可以根据解码的行地址，在被选择的存储器块的字线之中选择至少一个字线。地址解码器121可以将从电压生成器122供应的操作电压Vop施加到被选择的字线。

在编程操作期间，地址解码器121可以将编程电压施加到被选择的字线，并且将通过电压施加到未被选择的字线，通过电压的电平小于编程电压的电平。在编程验证操作期间，地址解码器121可以将验证电压施加到被选择的字线，并且将验证通过电压施加到未被选择的字线，验证通过电压的电平大于验证电压的电平。

在读取操作期间，地址解码器121可以将读取电压施加到被选择的字线，并且将读取通过电压施加到未被选择的字线，读取通过电压的电平大于读取电压的电平。

根据本公开的一个实施例，以存储器块为单位执行对存储器设备100的擦除操作。在擦除操作期间输入给存储器设备100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据解码的块地址，选择至少一个存储器块。在擦除操作期间，地址解码器121可以向输入到被选择的存储器块的字线施加接地电压。

根据本公开的一个实施例，地址解码器121可以被配置成对所传送的地址ADDR的列地址进行解码。解码的列地址可以被传送给读取和写入电路123。作为一个示例，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。

电压生成器122被配置成通过使用被供应给存储器设备100的外部电源电压，来生成多个操作电压Vop。电压生成器122响应于控制逻辑130的控制而操作。

作为一个实施例，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压被用作存储器设备100的操作电压。

作为一个实施例，电压生成器122可以使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压生成器122可以被配置成生成存储器设备100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压、以及多个未选择读取电压。

为了生成具有各种电压电平的多个操作电压Vop，电压生成器122可以包括接收内部电压的多个泵浦电容器，并且响应于控制逻辑130来选择性地激活多个泵浦电容器，以生成多个操作电压Vop。

多个生成的操作电压Vop可以通过地址解码器121被供应给存储器单元阵列110。

读取和写入电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而操作。

第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124传达数据DATA。在编程时，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL，来接收要被存储的数据DATA。

在编程操作期间，在编程电压被施加到被选择的字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm，将要被存储的数据DATA(即通过数据输入/输出电路124接收的数据DATA)传送给被选择的存储器单元。被选择的页的存储器单元根据所传送的数据DATA而被编程。与向其施加编程允许电压(例如，接地电压)的位线连接的存储器单元可以具有增加的阈值电压。与向其施加编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm，从被选择的存储器单元读取被存储在存储器单元中的数据DATA。

在读取操作期间，读取和写入电路123可以通过位线BL1至BLm从被选择的页的存储器单元读取数据DATA，并且将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。

在擦除操作期间，读取和写入电路123可以使位线BL1至BLm浮置。作为一个实施例，读取和写入电路123可以包括列选择电路。

数据输入/输出电路124通过数据线DL连接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。

数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要被存储的数据DATA。在读取操作期间，数据输入/输出电路124将正常数据DATA输出给外部控制器，该正常数据DATA是从读取和写入电路123中包括的第一页缓冲器PB1至第m页缓冲器PBm被传送的。

在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的允许位VRYBIT的信号而生成基准电流，并且可以将从读取和写入电路123接收的感测电压VPB与由基准电流生成的基准电压进行比较，以向控制逻辑130输出通过信号或失败信号。

控制逻辑130可以连接到地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以被配置成控制存储器设备100的所有操作。控制逻辑130可以响应于从外部设备传送的命令CMD而操作。控制逻辑130可以被实现为硬件、软件、或硬件和软件的组合。例如，控制逻辑130可以是依照算法进行操作的控制逻辑电路和/或执行控制逻辑代码的处理器。

控制逻辑130可以响应于命令CMD和地址ADDR而生成各种信号，以控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR，而生成操作信号OPSIG、地址ADDR、读取和写入电路控制信号PBSIGNALS、以及允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出给电压生成器122，将地址ADDR输出给地址解码器121，将读取和写入控制信号输出给读取和写入电路123，并且将允许位VRYBIT输出给感测电路125。此外，控制逻辑130可以响应于由感测电路125输出的通过信号PASS或失败信号FAIL，来确定验证操作已经通过还是失败。

在一个实施例中，外围电路120可以对多个存储器单元执行增量阶跃脉冲编程(ISPP)。

控制逻辑130可以根据多个存储器单元中的每个存储器单元的、在多个编程状态之中的目标编程状态，基于不同的位线阶跃电压，来设置位线电压。控制逻辑130可以控制外围电路120，以使用基于不同的位线阶跃电压而设置的位线电压，来执行ISPP。

在一个实施例中，控制逻辑130可以包括编程设置表存储装置131和编程操作控制器132。

编程设置表存储装置131可以存储关于与多个相应编程状态相对应的位线阶跃电压的信息。编程设置表存储装置131可以表示编程设置表存储电路或设备。在一个实施例中，随着目标编程状态越高，对应于目标编程状态的位线阶跃电压的幅度可以被设置成越低。随着目标编程状态越高，对应于目标编程状态的编程阶跃电压的幅度可以被设置成越高。编程阶跃电压的幅度可以是字线阶跃电压与对应于目标编程状态的位线阶跃电压之间的差值。

编程设置表存储装置131可以根据来自主机的请求，更新关于位线阶跃电压的信息。编程设置表存储装置131可以根据存储器设备100的寿命，更新关于位线阶跃电压的信息。可以基于存储器块的擦除和写入计数值，确定存储器设备100的寿命。

编程操作控制器132可以基于关于位线阶跃电压的信息来控制外围电路120执行ISPP。随着编程循环计数增加，编程操作控制器132可以控制外围电路120以将位线电压增加对应的位线阶跃电压。编程操作控制器132可以在相同编程循环中完成对多个编程状态中的至少两个或更多编程状态的编程操作。编程操作控制器132可以在最后的编程循环中完成对多个编程状态中的每个编程状态的编程操作。

图3是图示图2的存储器单元阵列110的图。

参考图3，第一存储器块BLK1至第z存储器块BLKz共同连接到第一位线BL1至第m位线BLm。在图3中，为了描述方便，示出了多个存储器块BLK1至BLKz之中的第一存储器块BLK1中包括的元件，并且省略了其余存储器块BLK2至BLKz中的每个存储器块中包括的元件。可以理解，其余存储器块BLK2至BLKz中的每个存储器块与第一存储器块BLK1类似地配置。

存储器块BLK1可以包括多个单元串CS1_1至CS1_m(m是正整数)。第一单元串CS1_1至第m单元串CS1_m分别连接到第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每个单元串包括漏极选择晶体管DST、串联连接的多个存储器单元MC1至MCn(n是正整数)、以及源极选择晶体管SST。

第一单元串CS1_1至第m单元串CS1_m中的每个单元串中包括的漏极选择晶体管DST的栅极端子连接到漏极选择线DSL1。第一单元串CS1_1至第m单元串CS1_m中的每个单元串中包括的第一存储器单元MC1至第n存储器单元MCn的栅极端子中的每个栅极端子连接到第一字线WL1至第n字线WLn。第一单元串CS1_1至第m单元串CS1_m中的每个单元串中包括的源极选择晶体管SST的栅极端子连接到源极选择线SSL1。

为了描述方便，基于多个单元串CS1_1至CS1_m之中的第一单元串CS1_1，来描述单元串的结构。然而，可以理解，其余单元串CS1_2至CS1_m中的每个单元串与第一单元串CS1_1类似地配置。

第一单元串CS1_1中包括的漏极选择晶体管DST的漏极端子连接到第一位线BL1。第一单元串CS1_1中包括的漏极选择晶体管DST的源极端子连接到第一单元串CS1_1中包括的第一存储器单元MC1的漏极端子。第一存储器单元MC1至第n存储器单元MCn彼此串联连接。第一单元串CS1_1中包括的源极选择晶体管SST的漏极端子连接到第一单元串CS1_1中包括的第n存储器单元MCn的源极端子。第一单元串CS1_1中包括的源极选择晶体管SST的源极端子连接到共用源极线CSL。作为一个实施例，共用源极线CSL可以共同连接到第一存储器块BLK1至第z存储器块BLKz。

漏极选择线DSLl、第一字线WL1至第n字线WLn、以及源极选择线SSLl被包括在图2的行线RL中。漏极选择线DSL1、第一字线WL1至第n字线WLn、以及源极选择线SSL1由地址解码器121控制。共用源极线CSL由控制逻辑130控制。第一位线BL1至第m位线BLm由读取和写入电路123控制。

图4是图示图2的存储器单元阵列110的另一实施例的图。

参考图4，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块具有三维结构。每个存储器块包括堆叠在衬底上的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向来布置。参考图5和图6更详细地描述每个存储器块的结构。

图5是图示图4的存储器块BLK1至BLKz之中的任何一个存储器块BLKa的电路图。

参考图5，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。作为一个实施例，多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以形成为‘U’形。在存储器块BLKa中，m个单元串布置在行方向(即，+X方向)上。在图5中，两个单元串布置在列方向(即，+Y方向)上。然而，这是为了描述方便，并且可以理解，三个或更多单元串可以布置在列方向上。

在一个实施例中，一个存储器块可以包括多个子块。一个子块可以包括在一列中以‘U’形布置的单元串。

多个单元串CS11至CS1m和CS21至CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MCl至MCn中的每一者可以具有类似的结构。作为一个实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。作为一个实施例，可以在每个单元串中提供用于提供通道层的柱。作为一个实施例，可以在每个单元串中提供柱，该柱用于提供通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一者。

每个单元串的源极选择晶体管SST连接在共用源极线CSL与存储器单元MCl至MCp之间。

作为一个实施例，布置在相同行中的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接到不同源极选择线。在图5中，第一行的单元串CS11至CS1m的源极选择晶体管连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接到第二源极选择线SSL2。

作为另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接到一个源极选择线。

每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp、和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在与+Z方向相反的方向上，并且串联连接在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联连接在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。

每个单元串的管道晶体管PT的栅极连接到管道线。

每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。

布置在列方向上的单元串连接到在列方向上延伸的位线。在图5中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。

布置在行方向上的单元串中的连接到相同字线的存储器单元配置一个页。例如，第一行的单元串CS11至CS1m之中的连接到第一字线WL1的存储器单元配置一个页。第二行的单元串CS21至CS2m之中的连接到第一字线WL1的存储器单元配置另一页。可以通过选择漏极选择线DSL1和DSL2中的任何一个漏极选择线，来选择布置在一个行方向上的单元串。可以通过选择字线WL1至WLn中的任何一个字线，来选择被选择的单元串的一个页。

作为另一实施例，可以提供偶数位线和奇数位线，来代替第一位线BL1至第m位线BLm。此外，布置在行方向上的单元串CS11至CS1m或CS21至SC2m之中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可以分别连接到奇数位线。

作为一个实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个存储器单元可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元，以降低源极选择晶体管SST与存储器单元MC1至MCp之间的电场。备选地，提供至少一个虚设存储器单元，以降低漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供更多的虚设存储器单元，针对存储器块BLKa的操作的可靠性得到提高，然而，存储器块BLKa的尺寸增加。随着提供更少的存储器单元，存储器块BLKa的尺寸可以降低，然而，针对存储器块BLKa的操作的可靠性可能降低。

为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需要的阈值电压。在针对存储器块BLKa的擦除操作之前或之后，可以执行针对所有或部分的虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需要的阈值电压。

图6是图示图4的存储器块BLK1至BLKz之中的任何一个存储器块BLKb的另一实施例的电路图。

参考图6，存储器块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串沿着+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串包括堆叠在存储器块BLKb下面的衬底(未示出)上的：至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。

在一个实施例中，一个存储器块可以包括多个子块。一个子块可以包括在一列中以‘I’形布置的单元串。

每个单元串的源极选择晶体管SST连接在共用源极线CSL与存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管连接到相同源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管连接到第二源极选择线SSL2。作为另一实施例，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同连接到一个源极选择线。

每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。

每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管连接到第二漏极选择线DSL2。

作为结果，除了从每个单元串中排除管道晶体管PT之外，图6的存储器块BLKb具有与图5的存储器块BLKa的等效电路类似的等效电路。

作为另一实施例，可以提供偶数位线和奇数位线，来代替第一位线BL1至第m位线BLm。此外，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号的单元串可以分别连接到奇数位线。

作为一个实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个存储器单元可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元，以降低源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，提供至少一个虚设存储器单元，以降低漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供更多的虚设存储器单元，针对存储器块BLKb的操作的可靠性得到提高，然而，存储器块BLKb的尺寸增加。随着提供更少的虚设存储器单元，存储器块BLKb的尺寸可以降低，然而，针对存储器块BLKb的操作的可靠性可能降低。

为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需要的阈值电压。在针对存储器块BLKb的擦除操作之前或之后，可以执行针对所有或部分的虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需要的阈值电压。

图7是图示增量阶跃脉冲编程(ISPP)的图。

在图7中，为了描述方便，假设存储器单元是存储2位数据的MLC。然而，本公开的范围不限于此，并且存储器单元可以是存储3位数据的TLC或存储4位数据的QLC。存储器单元中存储的数据位的数目可以是一个或多个。

存储器设备可以执行多个编程循环PL1至PLn，以将被选择的存储器单元编程为具有与多个编程状态P1、P2和P3中的任何一个编程状态相对应的阈值电压。

多个编程循环PLl至PLn中的每个编程循环可以包括：将编程电压施加到与被选择的存储器单元连接的被选择的字线的编程电压施加步骤PGM Step，和通过施加验证电压来确定存储器单元是否被编程的编程验证步骤Verify Step。

例如，在执行第一编程循环PL1时，在施加第一编程电压Vpgm1之后，第一验证电压V_vfy1至第三验证电压V_vfy3被依次施加，以验证被选择的存储器单元的编程状态。此时，目标编程状态为第一编程状态P1的存储器单元的验证可以通过第一验证电压V_vfy1来执行，目标编程状态为第二编程状态P2的存储器单元的验证可以通过第二验证电压V_vfy2来执行，并且目标编程状态为第三编程状态P3的存储器单元的验证可以通过第三验证电压V_vfy3来执行。

通过验证电压V_vfy1至V_vfy3而已经通过验证的存储器单元可以被确定为具有目标编程状态，并且然后，对通过验证电压V_vfy1至V_vfy3而已经通过验证的存储器单元的编程可以在第二编程循环PL2中被禁止。换言之，从第二编程循环PL2，编程禁止电压可以被施加到位线，该位线连接到验证通过的存储器单元。

在第二编程循环PL2中，比第一编程电压Vpgm1高单位电压△Vpgm的第二编程电压Vpgm2被施加到被选择的字线，以便对除了编程被禁止的存储器单元之外的其余存储器单元进行编程。此后，与第一编程循环PL1的验证操作相同地执行验证操作。例如，验证通过指示：存储器单元通过对应验证电压被读取为关断单元。

如上所述，当存储器设备对存储2位的MLC进行编程时，存储器设备使用第一验证电压V_vfy1至第三验证电压V_vfy3，来验证每个编程状态变成目标编程状态的存储器单元中的每个存储器单元。

在验证操作期间，验证电压被施加到被选择的字线，被选择的字线是与被选择的存储器单元连接的字线，并且图2的页缓冲器可以基于流过分别连接到被选择的存储器单元的位线的电流或施加到该位线的电压，来确定存储器单元的验证是否已经通过。

在ISPP的情况下，因为针对每个编程循环执行编程验证操作，所以可以以高准确性形成存储器单元的阈值电压分布。可以基于编程验证操作的结果，来确定编程禁止电压被施加到与存储器单元连接的位线的时间点。

图8是图示根据一个实施例，在ISPP中，随着编程循环计数增加，存储器单元的阈值电压分布的图。

参考图8，随着在ISPP中执行的编程循环的数目增加，存储器单元的阈值电压分布可以从s1改变为s4。在图8中，存储器单元可以是存储三个数据位的TLC。存储器单元中存储的数据位的数目不限于本实施例。存储器单元可以被编程为第一编程状态P1至第七编程状态P7中的任何一个编程状态。

在s1处，所有存储器单元可以处于擦除状态E。

在s2处，存储器单元之中的要被编程为第一编程状态P1至第七编程状态P7的存储器单元可以正在被编程。

在s3处，存储器单元之中的要被编程为第一编程状态P1至第四编程状态P4的存储器单元可以处于编程完成状态。存储器单元之中的要被编程为第五编程状态P5至第七编程状态P7的存储器单元可以正在被编程。

在s4处，存储器单元之中的要被编程为第一编程状态P1至第七编程状态P7的所有存储器单元可以处于编程完成状态。

在图8中，随着ISPP的编程循环计数增加，可以按照从低编程状态到高编程状态的顺序完成编程操作。编程操作完成的时间点和与编程操作有关的编程设置值稍后参考图10和图11进行描述。

图9是图示根据一个实施例，在ISPP中，随着编程循环计数增加，存储器单元的阈值电压分布的图。

参考图9，随着在ISPP中执行的编程循环的数目增加，存储器单元的阈值电压分布可以从s1’改变为s4’。存储器单元可以被编程为第一编程状态P1至第七编程状态P7中的任何一个编程状态。

在s1’处，所有存储器单元可以处于擦除状态E。

在s2’和s3’中，存储器单元之中的要被编程为第一编程状态P1至第七编程状态P7的存储器单元可以正在被编程。

在s4’处，存储器单元之中的要被编程为第一编程状态P1至第七编程状态P7的所有存储器单元可以处于编程完成状态。

在图9中，即使ISPP循环计数增加，所有多个编程状态的编程操作可以在最后的编程循环中完成，而不管编程状态如何。编程操作完成的时间点和与编程操作有关的编程设置值稍后参考图12和图13进行描述。

在各种实施例中，对应于多个编程状态中的至少两个或更多编程状态的编程操作可以在相同编程循环中完成。编程操作完成的时间点和与编程操作有关的编程设置值稍后参考图14和图15进行描述。

图10是图示根据一个实施例的针对每个编程状态的编程操作的完成时间点的图。

参考图10，随着编程循环计数增加，可以从低编程状态到高编程状态依次完成编程操作。

在图10中，在完成对要被编程为第一编程状态P1的存储器单元的编程操作之后，可以完成对要被编程为第二编程状态P2的存储器单元的编程操作。按照类似的顺序，在完成对要被编程为第六编程状态P6的存储器单元的编程操作之后，可以完成对要被编程为第七编程状态P7的存储器单元的编程操作。

图11是图示与图10的编程操作有关的编程设置值的图。

参考图11，存储在编程设置表存储装置131中的编程设置表可以包括与编程操作有关的操作电压的设置值。在图11中，可以在第一至第十三编程循环期间执行编程操作。然而，在编程操作中执行的编程循环的数目以及针对每个编程状态完成编程操作的时间点不限于本实施例。

在图11中，每次编程循环计数增加时，字线电压可以从起始电压VWL增加阶跃电压ΔVWL。

编程允许电压Vgnd可以被施加到与要被编程为多个编程状态P1至P7的存储器单元之中的、正在被编程的存储器单元连接的位线。编程允许电压Vgnd可以是接地电压电平。编程禁止电压Vinh可以被施加到与要被编程为多个编程状态P1至P7的存储器单元之中的、其中完成编程的存储器单元连接的位线。编程禁止电压Vinh可以被施加到与编程禁止存储器单元连接的位线。编程禁止存储器单元可以是处于擦除状态E的存储器单元。

编程阶跃电压Vps可以是字线阶跃电压ΔVWL与位线阶跃电压ΔVBL之间的差值。在图11中，在所有编程状态中，位线阶跃电压ΔVBL可以与0V相同。

可以在不同的编程循环中完成对要被编程为第一编程状态P1至第七编程状态P7的存储器单元的编程操作。

例如，对要被编程为第一编程状态P1的存储器单元的编程操作可以在第一编程循环中开始并且在第四编程循环中完成。

对要被编程为第二编程状态P2的存储器单元的编程操作可以在第一编程循环中开始并且在第五编程循环中完成。

对要被编程为第三编程状态P3的存储器单元的编程操作可以在第一编程循环中开始并且在第六编程循环中完成。

对要被编程为第四编程状态P4的存储器单元的编程操作可以在第一编程循环中开始并且在第八编程循环中完成。

对要被编程为第五编程状态P5的存储器单元的编程操作可以在第一编程循环中开始并且在第九编程循环中完成。

对要被编程为第六编程状态P6的存储器单元的编程操作可以在第一编程循环中开始并且在第十一编程循环中完成。

对要被编程为第七编程状态P7的存储器单元的编程操作可以在第一编程循环中开始并且在第十三编程循环中完成。

图12是图示根据一个实施例的针对每个编程状态的编程操作的完成时间点的图。

参考图12，可以同时完成针对所有编程状态的编程操作，而不管编程循环计数如何。

在图12中，对要被编程为第一编程状态P1至第六编程状态P6的存储器单元的编程操作可以在与对要被编程为第七编程状态P7(其是最高编程状态)的存储器单元的编程操作相同的编程循环中完成。

图13是图示与图12的编程操作有关的编程设置值的图。

参考图13，可以在第一至第八编程循环期间执行编程操作。然而，在编程操作中执行的编程循环的数目以及针对每个编程状态完成编程操作的时间点不限于本实施例。

在图13中，每次编程循环计数增加时，字线电压可以从字线起始电压VWL增加字线阶跃电压ΔVWL_a。可以根据目标编程状态，基于不同的位线阶跃电压，来设置与多个编程状态中的每个编程状态相对应的位线电压。针对每个编程状态，位线阶跃电压可以不同。

对应于第一编程状态P1至第六编程状态P6中的每个编程状态的位线阶跃电压可以是第一位线阶跃电压ΔVBL1_a至第六位线阶跃电压ΔVBL6_a。对应于第七编程状态P7(其是最高编程状态)的位线阶跃电压可以是0V，其是接地电压。

随着对应目标编程状态越高，位线阶跃电压的幅度可以被设置成越低。因此，按照从第一位线阶跃电压ΔVBL1_a到第六位线阶跃电压ΔVBL6_a的顺序，电压的幅度可以被设置成低的。

每次编程循环计数增加时，位线电压可以从与每个编程状态相对应的位线起始电压增加与每个编程状态相对应的位线阶跃电压。针对每个编程状态，可以不同地设置位线起始电压和位线阶跃电压。

例如，每次编程循环计数增加时，向连接到要被编程为第一编程状态的存储器单元的位线施加的位线电压可以从位线起始电压VBL1_a增加位线阶跃电压ΔVBL1_a。每次编程循环计数增加时，向连接到要被编程为第二编程状态的存储器单元的位线施加的位线电压可以从位线起始电压VBL2_a增加位线阶跃电压ΔVBL2_a。类似地，每次编程循环计数增加时，向连接到要被编程为第六编程状态的存储器单元的位线施加的位线电压可以从位线起始电压VBL6_a增加位线阶跃电压ΔVBL6_a。向连接到要被编程为第七编程状态(其是最高编程状态)的存储器单元的位线施加的位线电压可以是编程允许电压Vgnd。

编程禁止电压Vinh_a可以被施加到与要被编程为多个编程状态P1至P7的存储器单元之中的、其中完成编程的存储器单元连接的位线。编程禁止电压Vinh_a可以被施加到与编程禁止存储器单元连接的位线。编程禁止存储器单元可以是处于擦除状态E的存储器单元。

编程阶跃电压Vps可以是字线阶跃电压ΔVWL_a与位线阶跃电压ΔVBL之间的差值。在图13中，对应于第一编程状态P1的编程阶跃电压Vps1_a可以是字线阶跃电压ΔVWL_a与第一位线阶跃电压ΔVBL1_a之间的差值。对应于第二编程状态P2的编程阶跃电压Vps2_a可以是字线阶跃电压ΔVWL_a与第二位线阶跃电压ΔVBL2_a之间的差值。以类似的方法，对应于第六编程状态P6的编程阶跃电压Vps6_a可以是字线阶跃电压ΔVWL_a与第六位线阶跃电压ΔVBL6_a之间的差值。

对应于第七编程状态P7(其是最高编程状态)的编程阶跃电压Vps7_a可以是字线阶跃电压ΔVWL_a，因为第七位线阶跃电压是接地电压。

可以在相同编程循环中完成对要被编程为第一编程状态P1至第七编程状态P7的存储器单元的编程操作。

例如，对要被编程为第一编程状态P1至第七编程状态P7的存储器单元的所有编程操作可以在第一编程循环中开始并且在第八编程循环中完成。

在图13中，针对每个编程状态，可以不同地设置位线起始电压和位线阶跃电压。因为针对每个编程状态、针对每个编程循环计数不同地调整位线电压，所以可以在相同的编程循环中完成对所有编程状态的编程操作。

在一个实施例中，尽管图13的字线阶跃电压ΔVWL_a被设置成大于图11的字线阶跃电压ΔVWL，但针对每个编程状态、针对每个编程循环计数不同地调整位线电压，并且因此可以正常执行编程操作。因为图13的字线阶跃电压ΔVWL_a大于图11的字线阶跃电压ΔVWL，因此可以在比图11的编程操作更早的编程循环中完成图13的编程操作。可以比图11的编程操作更快地执行图13的编程操作。

图14是图示根据一个实施例的针对每个编程状态的编程操作的完成时间点的图。

参考图14，可以在相同的编程循环中完成针对多个编程状态中的至少两个或更多编程状态的编程操作。

在完成对要被编程为第一编程状态P1的存储器单元的编程操作之后，可以完成对要被编程为第二编程状态P2的存储器单元的编程操作。在完成对要被编程为第二编程状态P2的存储器单元的编程操作之后，可以完成对要被编程为第三编程状态P3的存储器单元的编程操作。在完成对要被编程为第三编程状态P3的存储器单元的编程操作之后，可以在相同编程循环中完成对要被编程为第四编程状态P4至第七编程状态P7的存储器单元的编程操作。

图15是图示与图14的编程操作有关的编程设置值的图。

参考图15，可以在第一至第九编程循环期间执行编程操作。

可以在不同的编程循环中，完成对要被编程为第一编程状态P1至第三编程状态P3的存储器单元的编程操作。可以在相同的编程循环中，完成对要被编程为第四编程状态P4至第七编程状态P7的存储器单元的编程操作。

例如，对要被编程为第一编程状态P1的存储器单元的编程操作可以在第一编程循环中开始并且在第六编程循环中完成。

对要被编程为第二编程状态P2的存储器单元的编程操作可以在第一编程循环中开始并且在第七编程循环中完成。

对要被编程为第三编程状态P3的存储器单元的编程操作可以在第一编程循环中开始并且在第八编程循环中完成。

对要被编程为第四编程状态P4至第七编程状态P7的存储器单元的编程操作可以在第一编程循环中开始并且在第九编程循环中完成。

编程禁止电压Vinh_b可以被施加到与要被编程为多个编程状态P1至P7的存储器单元之中的、其中完成编程的存储器单元连接的位线。编程禁止电压Vinh_b可以被施加到与编程禁止存储器单元连接的位线。编程禁止存储器单元可以是处于擦除状态E的存储器单元。

与图13相比较，字线阶跃电压ΔVWL_b可以被设置成小于字线阶跃电压ΔVWL_a。位线起始电压VBL_b可以被设置成小于位线起始电压VBL_a。位线阶跃电压ΔVBL_b可以被设置成小于位线阶跃电压ΔVBL_a。

因为字线阶跃电压ΔVWL_b小于字线阶跃电压ΔVWL_a，因此在比图13的编程操作更晚的编程循环期间执行图15的编程操作。然而，因为编程禁止电压Vinh_b(其是施加到位线的最大电压值)被设置成低于编程禁止电压Vinh_a，所以可以减少位线之间的干扰效应。

图16是图示根据一个实施例的对存储器设备的编程操作的流程图。

参考图16，在步骤S1601中，存储器设备可以根据多个存储器单元中的每个存储器单元的、在多个编程状态之中的目标编程状态，基于不同的位线阶跃电压，来设置与目标编程状态相对应的位线电压。

在步骤S1603中，存储器设备可以将设置的位线电压施加到与多个存储器单元连接的位线。

在步骤S1605中，存储器设备可以将编程电压施加到与多个存储器单元之中的被选择的存储器单元连接的字线。

通过步骤S1601至S1605，针对每个编程状态，存储器设备可以使用基于不同位线阶跃电压而设置的位线电压来执行编程操作。通过针对每个编程状态和每个编程循环计数不同地调整位线电压，可以在更少的编程循环中执行编程操作。即，可以用更短的时间完成编程操作。