一种开关控制电路及控制开关

技术领域

本发明涉及集成电路领域，尤指一种开关控制电路及控制开关。

背景技术

现有技术中，一种开关的连接方式如图7所示，供电系统的输入端连接电源VDD，输出端连接开关M1的控制端G，开关M1的输出端连接虚拟地S。当VDD上电时，供电系统迅速提供合适的V

上述电路容易受干扰影响。为了增强抗干扰能力，不希望开关M1迅速开启和关闭；又由于电路系统通常有响应时间要求，所以也不希望开关M1开启和关闭的时间过慢。

当开关M1打开时，此时G端电压高于S端电压，为了使供电系统的功耗最小化，希望G端至S端的充放电电流尽可能小，即G与S之间需要高阻态；当开关M1关闭时，当D1或D2有大跳变，会通过M1的寄生电容耦合G和S，导致开关M1开启，因此希望G和S之间低阻态，以便增强抗干扰能力。

在一些系统中（如光耦继电器），需要对开关进行时间和阻抗的控制。因此需要设计一种开关控制电路，以控制M1的开关时间和G、S之间的阻抗转换。

发明内容

本发明的目的是为了克服现有技术中存在的至少部分不足，提供一种开关控制电路及控制开关。

本发明提供的技术方案如下：

一种开关控制电路，包括储能模块、时间控制模块、第一下拉模块和第二下拉模块；

所述储能模块的输入端与电源相连，其输出端与所述时间控制模块相连；

所述时间控制模块的输入端与所述电源相连；

所述第一下拉模块的第一端与待控制开关的控制端相连，其第二端与虚拟地相连，其控制端与所述时间控制模块的第一输出端相连；

所述储能模块用于给所述时间控制模块供电；

所述时间控制模块用于在所述电源上电时控制所述第一下拉模块将所述待控制开关的控制端的电平强下拉持续第一预设时间，在上电时间超过第一预设时间后使所述待控制开关的第一阻抗由低阻态切换至高阻态，所述第一阻抗为所述待控制开关的控制端与所述虚拟地之间的阻抗；

所述时间控制模块还用于在所述电源下电后，控制所述第一下拉模块在下电时间超过第二预设时间后使所述待控制开关的第一阻抗由高阻态切换至低阻态。

在一些实施例中，所述时间控制模块包括一RC滤波模块；

所述RC滤波模块包括第一电阻、第一电容和第二反相器；

所述第一电阻的一端与所述电源相连，另一端分别与所述第一电容的一端和所述第二反相器的输入端相连；

所述第一电容的另一端连接虚拟地；

所述第二反相器的输出端与所述时间控制模块的第一输出端相连。

在一些实施例中，还包括第二下拉模块；

所述第二下拉模块的第一端与所述待控制开关的控制端相连，其第二端与虚拟地相连，其控制端与所述时间控制模块的第二输出端相连；

所述时间控制模块还用于在系统处于有电状态，且其第一输出端为低电平时，使所述第二下拉模块的第一端相对第二端的阻抗为高阻态；

所述第二下拉模块用于在系统处于无电状态时使所述待控制开关的第一阻抗持续维持在低阻态。

在一些实施例中，所述储能模块包括一二极管和第二电容；

所述二极管的正极与所述电源相连，负极分别与所述第二电容的一端、所述时间控制模块相连；

所述第二电容的另一端连接虚拟地。

在一些实施例中，所述第一下拉模块包括第二MOS管；

所述第二MOS管的栅极与所述时间控制模块的第一输出端相连，漏极与所述待控制开关的控制端相连，源极与所述虚拟地相连。

在一些实施例中，所述第二下拉模块包括一负载电阻和与第四MOS管；

所述负载电阻的一端与所述第四MOS管的栅极相连，另一端分别与所述第四MOS管的漏极、所述待控制开关的控制端相连；

所述第四MOS管的栅极与所述时间控制模块的第二输出端相连，源极与所述虚拟地相连。

在一些实施例中，所述时间控制模块包括一RC滤波模块、第一反相器和第三MOS管；

所述RC滤波模块的输入端与所述电源相连，其输出端与所述第一反相器的输入端相连，所述第一反相器的输出端与所述第三MOS管的栅极相连，所述第三MOS管的源极与所述虚拟地相连；

所述RC滤波模块的输出端与所述时间控制模块的第一输出端相连，所述第三MOS管的漏极与所述时间控制模块的第二输出端相连。

在一些实施例中，所述RC滤波模块包括第一电阻、第一电容和第二反相器；

所述第一电阻的一端与所述电源相连，另一端分别与所述第一电容的一端和所述第二反相器的输入端相连；

所述第一电容的另一端连接所述虚拟地；

所述第二反相器的输出端为所述RC滤波模块的输出端。

本发明还提供一种控制开关，包括前面任一项的开关控制电路和一开关，所述开关控制电路与所述开关电连接。

通过本发明提供的一种开关控制电路及控制开关，至少能够带来以下有益效果：本发明可以控制待控制开关的开启和关闭时间，并在待控制开关开和关的时候提供合适的阻抗，且控制阻抗转换的时间，可以增强待控制开关的抗干扰能力，降低供电系统的功耗；还可以增强系统在无电状态下待控制开关的抗干扰能力。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对一种开关控制电路及控制开关的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1是本发明提供的一种开关控制电路的一个实施例的电路结构示意图；

图2是本发明提供的一种开关控制电路的另一个实施例的电路示意图；

图3是本发明提供的一种开关控制电路的另一个实施例的电路结构示意图；

图4是本发明提供的一种开关控制电路的另一个实施例的电路示意图；

图5是图4所示电路的时序图；

图6是使用本发明提供的开关控制电路的开关系统的结构示意图；

图7是现有技术中一种开关系统的结构示意图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘制了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

在本发明的一个实施例中，如图1、图6所示，一种开关控制电路10，连接在待控制开关M1的控制端与虚拟地S之间，用于控制开关M1的开启和关闭的时间以及伴随的阻抗转换的时间。所述阻抗转换是指开关M1的控制端G与虚拟地S之间的阻抗状态的转换。阻抗状态包括低阻态和高阻态。

虚拟地是电路中保持恒定参考电位的节点，它可能未连接到“实际地”。本发明提供的电路中任一点的电位都是参考虚拟地S。

开关控制电路10包括储能模块100、时间控制模块200和第一下拉模块300。

储能模块100的输入端与电源VDD相连，其输出端与时间控制模块200相连，用于给时间控制模块200供电。储能模块，除了在电源VDD上电时给时间控制模块供电，还在电源VDD下电时继续给时间控制模块供电，直至电源耗尽。

时间控制模块200的输入端与电源VDD相连。

第一下拉模块300，其第一端与开关M1的控制端G相连，其第二端与虚拟地S相连，其控制端与时间控制模块的第一输出端相连。第一下拉模块相当于一开关，当开关导通时，其第一端与第二端连通，使开关M1的控制端G强下拉到虚拟地S，同时使第一下拉模块的输出阻抗状态为低阻态；当开关断开时，其第一端与第二端断开，使第一下拉模块的输出阻抗状态为高阻态。第一下拉模块的输出阻抗是指其第一端与第二端之间的阻抗。

时间控制模块用于在电源上电时控制第一下拉模块导通第一预设时间，从而使待控制开关的控制端的电平强下拉持续第一预设时间，同时使第一下拉模块的输出阻抗在这段时间为低阻态；在上电时间超过第一预设时间后控制第一下拉模块断开，使第一下拉模块的输出阻抗变为高阻态，从而使待控制开关的第一阻抗由低阻态切换至高阻态，第一阻抗为待控制开关的控制端相对虚拟地的阻抗。

时间控制模块还用于在电源下电后，但系统在储能模块的供电下尚处于有电状态时，控制第一下拉模块在下电时间超过第二预设时间后导通，使第一下拉模块的输出阻抗变为低阻态，从而使待控制开关的第一阻抗由高阻态切换至低阻态。

在一个实施例中，如图2所示，储能模块100包括一二极管D1和第二电容C2。二极管D1的正极与电源VDD相连，负极分别与第二电容C2的一端、储能模块的输出端（A端）相连；第二电容C2的另一端连接虚拟地S。

当电源VDD上电时，电源经过二极管D1给第二电容C2充电，电容C2储能，同时给时间控制模块供电。当电源VDD下电时，第二电容C2放电，给时间控制模块继续供电。

在一个实施例中，如图2所示，第一下拉模块300包括第二MOS管Mn2。MOS管Mn2的栅极与时间控制模块的第一输出端相连，漏极与开关M1的控制端G相连，源极与虚拟地S相连。

当Mn2的栅极为高电平（记为1）时，Mn2开启，强拉开关M1的控制端G的电平等于虚拟地S，G、S之间为低阻抗。

当Mn2的栅极为低电平（记为1）时，Mn2关闭，Mn2的漏极、源极之间为高阻抗。

第一下拉模块还可以采用晶体管等其它开关器件，只要满足“开关导通时输出阻抗为低阻态，开关断开时输出阻抗为高阻态”即可。

在一个实施例中，如图2所示，时间控制模块200包括一RC滤波模块。RC滤波模块包括第一电阻R1、第一电容C1和第二反相器。第一电阻R1的一端与电源VDD相连，另一端(B端）分别与第一电容C1的一端和第二反相器的输入端相连；第一电容C1的另一端连接虚拟地S；第二反相器的输出端(C端）与时间控制模块的第一输出端相连。

当电源VDD上电时，电源VDD给C1充电，在B端达到第二反相器的翻转点之前，C端为高电平，使第一下拉模块导通，从而使G端强下拉至虚拟地，G、S之间的阻抗为低阻态；经过第一预设时间，B端达到第二反相器的翻转点后，C端变为低电平，使第一下拉模块断开，从而使G、S之间的阻抗变为高阻态。

当电源VDD下电时，C1放电，在B端达到第二反相器的翻转点之前，C端为低电平，使第一下拉模块断开，从而使G、S之间的阻抗变为高阻态。经过第二预设时间，B端达到第二反相器的翻转点后，C端变为高电平，使第一下拉模块导通，从而使G端强下拉至虚拟地，G、S之间的阻抗变为低阻态。

本实施例，通过控制待控制开关M1的控制端控制开关M1的开启和关闭时间，并在开关M1开和关的时候提供合适的阻抗，且控制阻抗转换的时间，可以增强开关的抗干扰能力，降低供电系统的功耗。

在本发明的另一个实施例中，如图3、图6所示，一种开关控制电路10包括储能模块100、时间控制模块200、第一下拉模块300和第二下拉模块400。

本实施例在前一实施例基础上增加了第二下拉模块，并对时间控制模块做了相应调整。故对未做改动的模块不再重述，可参考前一实施例的描述。

增加第二下拉模块的目的是，考虑到系统处于无电状态时，如图6，待控制开关M1的控制端G点可能会受到外部电路通过D1和G点的寄生电容干扰，导致V

第二下拉模块400，其第一端与开关M1的控制端相连，第二端与虚拟地S相连，控制端与时间控制模块200的第二输出端相连。

第二下拉模块相当于一个从G到S的有源二极管，当系统处于无电状态，G端受到干扰，出现V

但在正常工作中，G端为高电平时，若第二下拉模块的输出阻抗为低阻态，则将影响G端的电平。为了防止此现象，需要在正常工作中，G端为高电平时，将第二下拉模块的输出阻抗设为高阻态。

为此，时间控制模块还用于在系统处于有电状态，时间控制模块的第一输出端为低电平时，使第二下拉模块的输出阻抗为高阻态。

在一个实施例中，如图4所示，第二下拉模块400包括负载电阻Rload和第四MOS管Mn4，Rload的一端与MOS管Mn4的栅极相连，另一端与Mn4的漏极相连；Mn4的栅极还与时间控制模块的第二输出端相连，漏极还与开关M1的控制端G相连，源极与虚拟地S相连。

第二下拉模块用于在储能模块彻底放电后，开关M1关闭时，使G、S之间继续维持低阻抗。

在一个实施例中，如图4所示，时间控制模块200包括一RC滤波模块、第一反相器inv1和第三MOS管Mn3。RC滤波模块的输入端与电源VDD相连，输出端与第一反相器的输入端相连，第一反相器的输出端与第三MOS管的栅极相连，第三MOS管的源极与虚拟地S相连，漏极与时间控制模块的第二输出端（E端）相连。

RC滤波模块的输出端与时间控制模块的第一输出端（C端）相连。

RC滤波模块包括第一电阻、第一电容和第二反相器。第一电阻的一端与电源相连，另一端分别与第一电容的一端和第二反相器的输入端相连；第一电容的另一端连接虚拟地S；第二反相器的输出端为RC滤波模块的输出端。

当系统处于有电状态时，时间控制模块的第一输出端（C端）为低电平时，Mn3导通，第二输出端（E端）为低电平，导致第二下拉模块的Mn4断开，使第二下拉模块的输出阻抗为高阻态。

本实施例，可以增强系统在无电状态下开关的抗干扰能力。

本发明还提供一个具体的开关控制电路10，如图4所示，包括：储能模块100、时间控制模块200、第一下拉模块300和第二下拉模块400。

储能模块100包括一二极管D1和第二电容C2，二极管D1的正极与电源VDD相连，负极与第二电容C2的一端相连，第二电容C2的另一端连接虚拟地S。

第一下拉模块300包括第二MOS管Mn2，MOS管Mn2的栅极与时间控制模块200的第一输出端相连，漏极与开关M1的控制端G相连，源极与虚拟地S相连。

第二下拉模块400包括负载电阻Rload和第四MOS管Mn4，Rload的一端与MOS管Mn4的栅极相连，另一端与Mn4的漏极相连；Mn4的栅极还与时间控制模块200的第二输出端相连，漏极还与开关M1的控制端G相连，源极与虚拟地S相连。

时间控制模块200包括第一电阻R1、第一电容C1、第一PMOS管Mp1、第一NMOS管Mn1、第一反相器inv1和第三NMOS管Mn3。

第一PMOS管Mp1、第一NMOS管Mn1构成第二反相器inv2。Mp1的栅极与Mn1的栅极相连，源极与储能模块100的A点（即储能模块的输出端）相连，漏极与Mn1的漏极相连，Mn1的源极与虚拟地相连。

第一电阻R1、第一电容C1和第二反相器inv2构成一RC滤波模块，R1的一端与电源VDD相连，另一端与C1的一端相连，C1的另一端与虚拟地相连。R1和C1的连接点与第二反相器inv2的输入端相连。

第一反相器inv1的输入端与Mn1的漏极相连，输出端与Mn3的栅极相连。Mn3的漏极与第二下拉模块相连，源极与虚拟地相连。第一反相器由储能模块供电。

工作过程具体如下，工作时序如图5所示：

初始态，VDD没有电，A、B、C、D端的电平=0（0表示低电平），Mn2和Mn3关闭，Mn4和Rload组成有源二极管，G和S间为低阻抗，可以对抗外部干扰。

上电过程：

当VDD快速上电时，A端经过二极管D1迅速将保持电容C2充电VDD（忽略Vth，Vth为D1的导通阈值电压），A端为1（高电平）。

因R1和C1组成的充放电路的存在，此时B端为0（低电平），PMOS管Mp1打开，C端电平和A端相等，为1。将NMOS管Mn2打开，强拉G端到S端，G和S间为低阻抗，上电时G端可能受到供电系统误动作干扰，需要Mn2强拉防干扰。

当B端充到Mp1和Mn1的翻转点时（忽略Vth，假设翻转点为0.5VDD，翻转时间为0.69R1C1，B端最终充到VDD），C端变为0，Mn2关闭，反相器inv1翻转，D端为1， Mn3开启，E端为0，关闭Mn4。此时G端仅有负载电阻Rload(阻值大，通常10MΩ以上)通过Mn3到S端，其他MOS均关闭，G到S为高阻抗。

下电过程：

当VDD快速掉电时，因D1不能反向流电流，A点由电容C2保持，此时B为1，C为0，D为1，E为0，Mn2和Mn4关闭，Mn3导通，G到S为高阻抗。

当B端掉电到Mp1和Mn1的翻转点时（忽略Vth，翻转点为0.5VDD，翻转时间为0.69R1C1，B端最终掉到0），C端变为1，Mn2打开，D变为0，Mn3关闭，Mn4和Rload组成有源二极管，G和S间为低阻抗。

当C2上的电荷通过长时间的泄漏，最终A、B、C和D都为0，Mn2和Mn3关闭，仅剩Mn4和Rload组成有源二极管，G和S间为低阻抗，回到初始态。

本实施例，可以实现上/下电时G和S之间的阻抗变化的时间控制；上电时通过强下拉防止起电对输出端口G的干扰；上电完成后，输出端口G保持高阻态，保证输出端口功耗极小；掉电后即使无电状态也可保持输出端口G钳位下拉。

本发明还提供一种控制开关，如图6所示，所述控制开关包括前述实施例所述的开关控制电路10和一开关M1。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。