驱动电路和显示装置

技术领域

本申请涉及显示面板领域，尤其涉及一种驱动电路和显示装置。

背景技术

现有的LCD显示面板在制作过程中制造工艺的不一致或材料特性的不均匀就会导致显示面板在使用时亮度分布不均匀，影响显示效果的现象，该现象被称为色度不均现象(mura现象)。

现有的LCD显示面板通过算法补偿的方式，即采用亮度偏差补偿(De-mura)技术来提升画面显示亮度的均匀性。请参阅图1，对显示面板进行De-mura的步骤包括：1.利用烧录装置200通过烧录连接模块130经数据烧录通道(包括主SPI(Serial PeripheralInterface，串行外设接口)总线300以及第一分支SPI总线400)将补偿数据烧录到与显示面板连接的水平方向电路板(X-board，XB)中的数据存储模块110中。2.利用时序控制器150(Timer Controller，TCON)通过数据读取通道(包括第二分支SPI总线500以及主SPI总线300)去读取存储在数据存储模块110中的补偿数据来对该显示面板进行亮度偏差补偿。

然而，数据存储模块110通过同一组引脚分别与烧录连接模块130、时序控制器150电连接，数据烧录通道和数据读取通道相互连接，因此，在De-mura过程中，两条数据传输通道之间将发生信号反射现象，导致TCON无法准确读取补偿数据。

发明内容

有鉴于此，本申请的主要目的在于提出驱动电路和显示装置，旨在解决现有的驱动电路中的两条数据传输通道之间将发生信号反射现象，导致TCON无法准确读取补偿数据的问题。

为实现上述目的，本申请提供一种驱动电路，包括数据存储模块以及分别与所述数据存储模块电连接的烧录连接模块和时序控制模块，其中，所述烧录连接模块用于接收烧录装置输出的目标数据，并将所述目标数据传输给所述数据存储模块存储。所述时序控制模块用于读取存储在所述数据存储模块中的所述目标数据。所述烧录连接模块还用于在未处于烧录状态时输出第一控制信号。所述驱动电路还包括第一开关模块和第二开关模块。所述第一开关模块电连接于所述数据存储模块与所述烧录连接模块之间，所述第一开关模块基于所述第一控制信号断开，从而在所述烧录连接模块未处于烧录状态时断开所述数据存储模块与所述烧录连接模块之间的电连接。所述第二开关模块，电连接于所述数据存储模块与所述时序控制模块之间，其中，所述数据存储模块通过同一组引脚分别与所述烧录连接模块以及所述时序控制模块电连接。所述第二开关模块基于所述第一控制信号导通，从而在所述烧录连接模块未处于烧录状态时导通所述数据存储模块与所述时序控制模块之间的电连接，使所述时序控制模块在所述烧录连接模块未处于烧录状态时能够读取存储在所述数据存储模块中的所述目标数据。

本申请提供的驱动电路，在数据存储模块与烧录连接模块之间设置第一开关模块，并在所述数据存储模块与所述时序控制模块之间设置第二开关模块，通过在所述烧录连接模块未处于烧录状态时控制第一开关模块断开以及控制第二开关模块导通，可以使得时序控制模块从数据存储模块中读取数据时不会受到数据烧录通道的干扰，如此，可以提升驱动电路的可靠性。

可选地，所述烧录连接模块还用于在处于所述烧录状态时输出第二控制信号。所述第一开关模块还基于所述第二控制信号导通，从而在所述烧录连接模块处于烧录状态时导通所述数据存储模块与所述烧录连接模块之间的电连接，使所述烧录连接模块能够将所述烧录装置输出的目标数据传输给所述数据存储模块存储。所述第二开关模块还基于所述第二控制信号断开，从而在所述烧录连接模块处于烧录状态时断开所述数据存储模块与所述时序控制模块之间的电连接。

可选地，所述烧录连接模块在接收到所述烧录装置输出的写入保护信号时进入烧录状态，并将所述写入保护信号输出至所述数据存储模块，以触发所述数据存储模块接收并存储所述目标数据。

可选地，所述烧录连接模块包括用于与所述烧录装置电连接的烧录接口，所述烧录接口包括写入保护引脚，所述烧录接口用于在接收到所述烧录装置输出的写入保护信号时通过所述写入保护引脚上输出所述第二控制信号，以及在未接收到所述写入保护信号时通过所述写入保护引脚上输出所述第一控制信号，其中，所述第二控制信号为所述写入保护信号。

可选地，所述数据存储模块的所述同一组包括第一数据引脚、第二数据引脚以及时钟信号引脚，所述烧录接口也包括第一数据引脚、第二数据引脚以及时钟信号引脚。所述第一开关模块包括第一开关管、第二开关管以及第三开关管。所述第一开关管电连接于所述数据存储模块的时钟信号引脚与所述烧录接口的时钟信号引脚之间。第二开关管电连接于所述数据存储模块的第一数据引脚与所述烧录接口的第二数据引脚之间。所述第三开关管电连接于所述数据存储模块的第二数据引脚与所述烧录连接模块的第一数据引脚之间。其中，所述第一开关管、所述第二开关管以及所述第三开关管均基于所述第一控制信号断开，以及均基于所述第二控制信号导通。

可选地，所述时序控制模块包括第一数据引脚、第二数据引脚以及时钟信号引脚时序控制模块。所述第二开关模块包括第四开关管、第五开关管以及第六开关管。所述第四开关管电连接于所述数据存储模块的时钟信号引脚与所述时序控制模块的时钟信号引脚之间。所述第五开关管电连接于所述数据存储模块的第一数据引脚与所述时序控制模块的第二数据引脚之间。所述第六开关管电连接于所述数据存储模块的第二数据引脚与所述时序控制模块的第一数据引脚之间。其中，所述第四开关管、所述第五开关管以及所述第六开关管均基于所述第一控制信号导通，以及均基于所述第二控制信号断开。

可选地，所述写入保护信号为第一电平信号，所述烧录接口在接收到所述写入保护信号时输出第一电平信号作为所述第二控制信号，所述烧录接口在未接收到所述写入保护信号时输出第二电平信号作为所述第一控制信号。所述第一开关模块中的各个开关管均基于第一电平信号导通，所述第二开关模块中的各个开关管均基于第二电平信号导通。

可选地，所述写入保护信号为第一电平信号，所述烧录接口在接收到所述写入保护信号时输出第一电平信号作为所述第二控制信号，所述烧录接口在未接收到所述写入保护信号时输出第二电平信号作为所述第一控制信号。所述第一开关模块和所述第二开关模块中的各个开关管均基于第一电平信号导通。所述驱动电路还包括电连接于所述烧录接口的写入保护引脚与所述第二开关模块中的各个开关管的控制端之间的反相电路，所述反相电路用于对所述第一控制信号进行反相处理后得到并输出第三控制信号，以及用于对所述第二控制信号进行反相处理后得到并输出第四控制信号。其中，所述第二开关模块中的各个开关管响应于所述第三控制信号导通，以及响应于所述第四控制信号断开。

可选地，所述反相电路包括第七开关管。所述第七开关管的控制端与所述烧录接口的写入保护引脚电连接，用于接收所述第一控制信号或所述第二控制信号。所述第七开关管的第一连接端电连接于接地端，所述第七开关管的第二连接端通过电阻与一电压源电连接，以接收所述电压源提供的第一电平信号。其中，所述第七开关管基于第一电平信号导通。所述第七开关管的第二连接端与所述电阻之间的连接节点还与所述第二开关模块中的各个开关管的控制端分别电连接。所述第七开关管在接收到所述第一控制信号时断开，使得所述连接节点通过所述电阻电连接于所述电压源而处于第一电平，并输出所述第三控制信号；所述第七开关管在接收到所述第二控制信号时导通，使所述连接节点电连接于所述接地端而处于第二电平，并输出所述第四控制信号。

本申请还提供一种显示装置，所述显示装置包括显示面板和上述的驱动电路，所述驱动电路用于基于其时序控制模块读取到的目标数据以及接收到的图像数据驱动所述显示面板进行显示。

本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

图1是现有的驱动电路的结构示意图。

图2是本申请实施例提供的显示装置的结构示意图，所述显示装置包括驱动电路。

图3是图2所示的驱动电路的一种电路结构示意图。

图4是图2所示的驱动电路的另一种电路结构示意图。

主要元件符号说明：

显示装置 1000

驱动电路 100、100'

水平方向电路板 11

控制电路板 15

数据存储模块 110

第一开关模块 120

烧录连接模块 130

第二开关模块 140

时序控制模块 150

烧录接口 131

反相电路 132

烧录装置 200

主SPI总线 300

第一分支SPI总线 400

第二分支SPI总线 500

连接节点 1321

第一开关管 T1

第二开关管 T2

第三开关管 T3

第四开关管 T4

第五开关管 T5

第六开关管 T6

第七开关管 T7

电阻 R1

电压源 VDD

写入保护引脚 WP

第一数据引脚 SI

第一数据引脚 SI

时钟信号引脚 CLK

如下具体实施方式将结合上述附图进一步说明本申请。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“上”、“下”、“左”、“右”等指示的方位或者位置关系为基于附图所示的方位或者位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。

请参阅图2，本申请提供一种显示装置1000，所述显示装置包括驱动电路100和显示面板，所述驱动电路100用于驱动所述显示面板(图2中未示)进行显示。

所述驱动电路100包括水平方向电路板11(X-Board，XB)、控制电路板15(Controlboard，CB)以及烧录连接模块130。所述水平方向电路板11上设置有数据存储模块110，所述控制电路板15上设置有时序控制模块150(Timer Controller，TCON)。所述烧录连接模块130和所述时序控制模块150均与所述数据存储模块110的同一组引脚电连接。具体地，所述烧录连接模块130通过数据烧录通道(包括主SPI总线300和第一分支SPI总线400)与所述数据存储模块110的所述同一组引脚电连接。所述时序控制器150通过数据读取通道(包括主SPI总线300、第二分支SPI总线500)与所述数据存储模块110的所述同一组引脚电连接。在其他实施例中，也可以不设置所述主SPI总线300，即所述烧录连接模块130通过所述第一分支SPI总线400与所述数据存储模块110的所述同一组引脚电连接，所述时序控制器150通过第二分支SPI总线500与所述数据存储模块110的所述同一组引脚电连接，此处不作限定。

在本申请实施例中，所述烧录连接模块130用于接收烧录装置200输出的目标数据，并将所述目标数据传输给所述数据存储模块110存储。所述时序控制模块150处于读取状态时读取存储在所述数据存储模块110中的所述目标数据。所述时序控制模块150还用于从外部接收图像数据，并基于所述目标数据以及所述图像数据驱动所述显示面板进行显示。在本申请实施例中，所述目标数据包括亮度偏差补偿数据(demura code)，所述数据存储模块110包括快闪存储器(Flash)。

由于现有的驱动电路100中，所述数据烧录通道和所述数据读取通道存在信号反射现象，导致所述时序控制模块150无法准确读取所述亮度偏差补偿数据，从而影响所述显示装置1000的显示效果。

为了确保所述时序控制模块150能够准确读取补偿数据，本申请提供的驱动电路100在所述数据烧录通道、所述数据读取通道上分别设置第一开关模块120和第二开关模块140来将两条数据传输通道相互隔离。具体地，所述第一开关模块120电连接于所述数据存储模块110与所述烧录连接模块130之间，所述第二开关模块140电连接于所述数据存储模块110与所述时序控制模块150之间。

在本申请实施例中，当所述烧录装置200工作于数据烧录状态时，向所述烧录连接模块130输出写入保护信号。所述烧录连接模块130在接收到所述烧录装置200输出的写入保护信号时进入烧录状态，并将所述写入保护信号输出至所述数据存储模块110，以触发所述数据存储模块接收并存储所述目标数据。所述驱动电路100中的所述烧录连接模块130还用于在未处于烧录状态时输出第一控制信号，以及在处于所述烧录状态时输出第二控制信号。

当所述烧录连接模块130未处于所述烧录状态时，所述第一开关模块120基于所述第一控制信号断开，从而在所述烧录连接模块130未处于烧录状态时断开所述数据存储模块110与所述烧录连接模块130之间的电连接。所述第二开关模块140基于所述第一控制信号导通，从而在所述烧录连接模块130未处于烧录状态时导通所述数据存储模块110与所述时序控制模块150之间的电连接，使所述时序控制模块150在所述烧录连接模块130未处于烧录状态时能够读取存储在所述数据存储模块110中的所述目标数据。如此，在所述数据存储模块110读取所述目标数据时，可以避免所述数据烧录通道产生干扰。

当所述烧录连接模块130处于所述烧录状态时，所述第一开关模块120还基于所述第二控制信号导通，从而在所述烧录连接模块130处于烧录状态时导通所述数据存储模块110与所述烧录连接模块130之间的电连接，使所述烧录连接模块130能够将所述烧录装置200输出的目标数据传输给所述数据存储模块110存储。所述第二开关模块140还基于所述第二控制信号断开，从而在所述烧录连接模块130处于烧录状态时断开所述数据存储模块110与所述时序控制模块150之间的电连接。如此，在所述烧录连接模块130烧录所述目标数据时，可以避免所述数据读取通道产生干扰。

图3是图2所示实施例中驱动电路100的一种电路结构示意图，下面结合图3对所述驱动电路100的电路结构和工作原理进行详细地介绍。

如图3所示，所述烧录连接模块130包括用于与所述烧录装置200电连接的烧录接口131，所述烧录接口131包括写入保护引脚WP、第一数据引脚SI、第二数据引脚SO以及时钟信号引脚CLK。所述写入保护引脚WP用于接收所述写入保护信号，所述烧录接口131用于在接收到所述写入保护信号时输出所述第二控制信号，以及在未接收到所述写入保护信号时输出所述第一控制信号，其中，所述第二控制信号为所述写入保护信号。其中，所述第一数据引脚SI为数据输入引脚，用于接收数据。所述第二数据引脚SO为数据输出引脚，用于输出数据。所述时钟信号引脚CLK用于传输时钟信号。

在本申请实施例中，所述数据存储模块110的所述同一组包括第一数据引脚SI、第二数据引脚SO以及时钟信号引脚CLK，所述数据存储模块110还包括写入保护引脚WP，所述数据存储模块110的写入保护引脚WP与所述烧录接口131的写入保护引脚WP直接电连接。在本申请实施例中，所述数据存储模块110、所述烧录接口131以及所述时序控制模块150还均包括片选引脚CS，所述数据存储模块110的片选引脚CS分别与所述烧录接口131的片选引脚CS、所述时序控制模块150的片选引脚CS直接电连接。在本申请实施例中，直接电连接是指两模块相应的引脚之间不设置开关管。

在本申请实施例中，所述第一开关模块120包括第一开关管T1、第二开关管T2以及第三开关管T3。其中，所述第一开关管T1电连接于所述数据存储模块110的时钟信号引脚CLK与所述烧录接口131的时钟信号引脚CLK之间。所述第二开关管T2电连接于所述数据存储模块110的第一数据引脚SI与所述烧录接口131的第二数据引脚SO之间。所述第三开关管T3电连接于所述数据存储模块110的第二数据引脚SO与所述烧录连接模块130的第一数据引脚SI之间。其中，所述第一开关管T1、所述第二开关管T2以及所述第三开关管T3均基于所述第一控制信号断开，从而断开所述数据存储模块110的各个通信引脚与所述烧录接口131之间的电连接。所述第一开关管T1、所述第二开关管T2以及所述第三开关管T3还均基于所述第二控制信号导通，从而导通所述数据存储模块110的各个通信引脚与所述烧录接口131之间的电连接。

在本申请实施例中，所述第二开关模块140包括第四开关管T4、第五开关管T5以及第六开关管T6。其中，所述第四开关管T4电连接于所述数据存储模块110的时钟信号引脚CLK与所述时序控制模块150的时钟信号引脚CLK之间。所述第五开关管T5电连接于所述数据存储模块110的第一数据引脚SI与所述时序控制模块150的第二数据引脚SO之间。所述第六开关管T6电连接于所述数据存储模块110的第二数据引脚SO与所述时序控制模块150的第一数据引脚SI之间。其中，所述第四开关管T4、所述第五开关管T5以及所述第六开关管T6均基于所述第一控制信号导通，从而导通所述数据存储模块110的各个通信引脚与所述时序控制模块150之间的电连接。所述第四开关管T4、所述第五开关管T5以及所述第六开关管T6还均基于所述第二控制信号断开，从而断开所述数据存储模块110的各个通信引脚与所述时序控制模块150之间的电连接。

进一步地，所述烧录接口131的写入保护引脚WP还通过电阻与接地端电连接(图3中未示)，所述写入保护信号为第一电平信号。所述烧录接口131在其写入保护引脚WP接收到所述写入保护信号时输出第一电平信号作为所述第二控制信号，所述烧录接口131在其写入保护引脚WP未接收到所述写入保护信号时通过电阻与所述接地端电连接而处于第二电平，从而输出第二电平信号作为所述第一控制信号。所述第一开关模块120和所述第二开关模块140中的各个开关管均基于第一电平信号导通。示例性地，第一电平为高电平，第二电平为低电平，所述第一开关模块120和所述第二开关模块140中的各个开关管均为NMOS管。

所述烧录连接模块130还包括电连接于所述烧录接口131的写入保护引脚与所述第二开关模块140中的各个开关管的控制端之间的反相电路132，所述反相电路132用于对所述第一控制信号进行反相处理后得到并输出第三控制信号，以及用于对所述第二控制信号进行反相处理后得到并输出第四控制信号。其中，所述第二开关模块140中的各个开关管响应于所述第三控制信号导通，从而导通所述数据存储模块110的各个通信引脚与所述时序控制模块150之间的电连接。所述第二开关模块140中的各个开关管还响应于所述第四控制信号断开，从而断开所述数据存储模块110的各个通信引脚与所述时序控制模块150之间的电连接。当然，在其他实施例中，所述反相电路132还可以设置于所述第一开关模块120、所述第二开关模块140中以及所述时序控制模块150的任意一个模块之中，此处不作限定。

具体地，所述反相电路132包括第七开关管T7以及电阻R1。其中，所述第七开关管T7的控制端与所述烧录接口131的写入保护引脚WP电连接，用于接收所述第一控制信号或所述第二控制信号。所述第七开关管T7的第一连接端电连接于接地端，所述第七开关管T7的第二连接端通过电阻R1与一电压源VDD电连接，以接收所述电压源提供的第一电平信号。其中，所述第七开关管T7基于第一电平信号导通。

所述第七开关管T7的第二连接端与所述电阻R1之间的连接节点1321还与所述第二开关模块140中的各个开关管的控制端分别电连接。

工作时，所述烧录接口131在其写入保护引脚WP接收到所述烧录装置200输出的所述写入保护信号时输出第一电平信号作为所述第二控制信号。所述第一开关模块120中的各个开关管响应于所述第二控制信号而导通。所述第七开关管T7接收到所述第二控制信号而导通，使得所述连接节点1321通过导通的所述第七开关管T7电连接于所述接地端而处于第二电平，并输出所述第四控制信号，从而使得所述第二开关模块140中的各个开关管均断开。在此阶段，所述烧录装置200能够通过导通的所述第一开关模块120为所述数据存储模块110烧录所述目标数据，并且不会受到所述数据读取通道的干扰。

所述烧录接口131在其写入保护引脚WP未接收到所述烧录装置200输出的所述写入保护信号时输出第二电平信号作为所述第一控制信号。所述第一开关模块120中的各个开关管响应于所述第一控制信号而断开。所述第七开关管T7接收到所述第一控制信号而断开，使得所述连接节点1321通过所述电阻R1电连接于所述电压源VDD而处于第一电平，并输出所述第三控制信号，从而使得所述第二开关模块140中的各个开关管均导通。在此阶段，所述时序控制模块150能够通过导通的所述第二开关模块140读取存储在所述数据存储模块110中的所述目标数据，并且不会受到所述数据烧录通道的干扰。

请参阅图4，图4是图2所示实施例中驱动电路100的另一种电路结构示意图。图4所示的驱动电路100'与图3所示的驱动电路100的电路结构相似，不同之处在于：图4所示的驱动电路100'，所述第二开关模块140中的各个开关管均基于第二电平信号导通，且所述第二开关模块140中的各个开关管的控制端均与所述烧录接口131的保护引脚WP电连接。如此，可以不用设置反相电路132，可以简化电路结构。示例性地，所述第一开关模块120中的各个开关管均为NMOS管，所述第二开关模块140中的各个开关管均为PMOS管。

工作时，当所述烧录接口131在其写入保护引脚WP接收到所述烧录装置200输出的所述写入保护信号时输出第一电平信号作为所述第二控制信号，所述第一开关模块120中的各个开关管均响应于所述第二控制信号而导通，所述第二开关模块140中的各个开关管均响应于所述第二控制信号而断开。

当所述烧录接口131在其写入保护引脚WP未接收到所述烧录装置200输出的所述写入保护信号时输出第二电平信号作为所述第一控制信号，所述第一开关模块120中的各个开关管均响应于所述第一控制信号而断开，所述第二开关模块140中的各个开关管均响应于所述第二控制信号而导通。

本申请提供的驱动电路100，在数据存储模块110与烧录连接模块130之间设置第一开关模块120，并在所述数据存储模块110与所述时序控制模块150之间设置第二开关模块140，通过在所述烧录连接模块130未处于烧录状态时控制第一开关模块120断开以及控制第二开关模块140导通，可以使得时序控制模块150从数据存储模块110中读取数据时不会受到数据烧录通道的干扰。此外，通过在所述烧录连接模块130处于烧录状态时控制第一开关模块120导通以及控制第二开关模块140断开，可以使得烧录装置200对数据存储模块110烧录数据时不会受到数据读取通道的干扰，如此，可以提升驱动电路100的可靠性，进而能够提升显示装置1000的显示效果。

尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。