垂直半导体装置及其制造方法

技术领域

示例性实施方式涉及一种半导体装置，更具体地，涉及一种垂直半导体装置及其制造方法。

背景技术

半导体装置可以包括具有多个存储器单元的存储器单元阵列。存储器单元阵列可以包括以各种结构布置的存储器单元。为了提高半导体装置的集成度，可以在基板上以三维(3D)方式布置存储器单元。

发明内容

本公开的示例性实施方式涉及提高覆盖精度的垂直半导体装置及其制造方法。

根据一种实施方式，一种用于制造垂直半导体装置的方法可以包括以下步骤：制备包括第一区域和第二区域的基板；在基板上形成下交替层叠；蚀刻下交替层叠以在第二区域中形成下开口；在下开口和下交替层叠上形成上交替层叠以在第二区域中形成由于填充下开口而导致的凹进部分；使用凹进部分作为对准键在上交替层叠上形成掩模层；以及通过使用掩模层作为阻挡件蚀刻上交替层叠以在第一区域中形成图案。

根据一种实施方式，一种用于制造垂直半导体装置的方法可以包括以下步骤：制备包括第一区域和第二区域的基板；在基板上形成其中第一介电层和第一牺牲层交替地堆叠的下交替层叠；蚀刻下交替层叠以形成位于第一区域中的下孔和位于第二区域中的下开口；在下孔中形成下柱结构；形成其中第二介电层和第二牺牲层交替地堆叠在下开口上的上交替层叠，以形成由于填充下开口而导致的凹进部分；使用凹进部分在上交替层叠上形成掩模层；使用掩模层作为阻挡件蚀刻上交替层叠，以在第一区域中形成暴露下柱结构的上孔；在上孔中形成上柱结构；以及利用栅极代替第一牺牲层和第二牺牲层。

根据一种实施方式，一种垂直半导体装置可以包括：基板，该基板包括存储器单元区域和对准键区域；存储器单元层叠，该存储器单元层叠在存储器单元区域中，在该存储器单元层叠中介电层和栅极交替地堆叠；虚拟层叠，该虚拟层叠形成在对准键区域中；下沟道结构，该下沟道结构穿透存储器单元层叠的下部；上沟道结构，该上沟道结构穿透存储器单元层叠的上部并位于下沟道结构上；下台阶式对准键，该下台阶式对准键具有沟槽形状并且设置在虚拟层叠的下部中；以及上台阶式对准键，该上台阶式对准键设置在虚拟层叠的上部，并由下台阶式对准键所导致。

根据一种实施方式，一种用于制造垂直半导体装置的方法可以包括以下步骤：制备包括第一区域和第二区域的基板；在基板上形成下交替层叠；蚀刻下交替层叠以形成位于第一区域中的第一孔阵列和位于第二区域中的第二孔阵列；在第一孔阵列中形成下柱阵列；在第二孔阵列上形成上交替层叠，以形成由于填充第二孔阵列而导致的凹进部分；使用凹进部分作为对准键在上交替层叠上形成掩模层；使用掩模层作为阻挡件蚀刻上交替层叠，以在第一区域中形成暴露下柱阵列的第三孔阵列；以及在第三孔阵列中形成上柱阵列。

根据一种实施方式，一种用于制造垂直半导体装置的方法可以包括以下步骤：制备包括第一区域和第二区域的基板；在基板上形成下交替层叠；蚀刻下交替层叠以在第二区域中形成下台阶；在下台阶和下交替层叠上形成上交替层叠，以在第二区域中形成由下台阶诱发的上台阶；通过使用上台阶作为对准键在上交替层叠上形成掩模层；以及通过使用掩模层作为阻挡件蚀刻上交替层叠以在第一区域中形成图案。

附图说明

图1是示出根据实施方式的垂直半导体装置的平面图。

图2A是示出沿图1所示的线A-A’和线B-B’截取的垂直半导体装置的截面图。

图2B是示出沿图1所示的线C-C’截取的垂直半导体装置的截面图。

图3A至图3K是示出根据实施方式的垂直半导体装置的平面图，并且图4A至图4K是示出根据实施方式的垂直半导体装置的截面图。

具体实施方式

将参照作为本公开的理想化示意图的截面图、平面图和框图来描述本文描述的各种示例和实施方式。因此，可以根据制造技术和/或公差来修改图示的形状。因此，本公开的实施方式不限于所示的特定形式，而且还包括根据制造工艺而产生的形状的变化。附图中示出的区域具有示意性属性，并且附图中示出的区域的形状旨在示出元件的区域的特定类型，而不旨在限制本公开的范围。这些图未按比例绘制，并且为了清楚起见可能夸大了特征。

根据以下描述的实施方式，通过填充开口而形成对准键(alignment key)以使得切口发展(propagate)到上表面，从而改善在形成与下柱结构对准的上柱结构时的对准和蚀刻。形成在对准键区域中的对准键形成为台阶状，并且该台阶式对准键可以包括多个封闭部分和多个开口部分。这种台阶式对准键可以防止对准键破裂和弯弧(arcing)。台阶式对准键可以用于光掩模的精确覆盖控制，并且可以使用台阶式对准键来获得对准键信号。

图1是示出根据实施方式的垂直半导体装置100的平面图。图2A是示出沿图1所示的线A-A’和线B-B’截取的垂直半导体装置100的截面图。图2B是示出沿图1所示的线C-C’截取的垂直半导体装置100的截面图。

参照图1至图2B，垂直半导体装置100可以包括基板201、存储器单元层叠211L和211U，其中介电层202和栅极203交替地堆叠在基板201上；以及穿透存储器单元层叠211L和211U的柱结构213L和213U。柱结构213L和213U可以具有填充穿透存储器单元层叠211L和211U的开口的柱形形状。存储器单元层叠211L和211U以及柱结构213L和213U可以形成在存储器单元区域MC中。

基板201可以是适合于半导体处理的材料。基板201可以包括半导体基板。例如，基板201可以包括可以组合成单层或多层的硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂硅基板或类似的组合材料。基板201可以包括除了硅之外的诸如锗的半导体材料。基板201可以包括III/V族半导体基板，例如，诸如砷化镓(GaAs)的化合物半导体基板。基板201可以包括绝缘体上硅(SOI)基板。基板201可以包括存储器单元区域MC和对准键区域AK。

存储器单元层叠211L和211U可以包括下存储器单元层叠211L和上存储器单元层叠211U。上存储器单元层叠211U可以位于下存储器单元层叠211L上并且与下存储器单元层叠211L对准。下存储器单元层叠211L和上存储器单元层叠211U可以具有其中介电层202和栅极203交替地堆叠的结构。存储器单元层叠211L和211U可以通过狭缝220分成离散的块。

柱结构213L和213U可以包括下柱结构213L和上柱结构213U的层叠。下柱结构213L可以穿透下存储器单元层叠211L，而上柱结构213U可以穿透上存储器单元层叠211U。

参照图4D，下柱结构213L和上柱结构213U中的每一个可以包括阻挡层、电荷存储层、隧道介电层、沟道层和芯介电层。下柱结构213L和上柱结构213U可以分别被称为“下沟道结构”和“上沟道结构”。

硬掩模层204可以形成在上存储器单元层叠211U和上柱结构213U上。

对准键区域AK可以设置在划线道(scribe lane)上。虚拟层叠212L和212U可以形成在对准键区域AK的基板201上。虚拟层叠212L和212U可以具有其中下虚拟层叠212L和上虚拟层叠212U堆叠的结构。下虚拟层叠212L和上虚拟层叠212U中的每一个可以具有其中不同的介电层(即，多个第一介电层213和多个第二介电层214)交替地堆叠的结构。硬掩模层204可以形成在上虚拟层叠212U上。

下虚拟层叠212L可以包括下台阶式对准键215，并且下对准键图案216可以形成在下台阶式对准键215的底部和侧壁上。下台阶式对准键215可以具有沟槽形状，并且下对准键图案216可以具有“U”形形状。上虚拟层叠212U的一部分可以填充下台阶式对准键215的内部。上虚拟层叠212U可以包括上台阶式对准键217。上台阶式对准键217从下台阶式对准键215向上发展。换句话说，当多个交替的层依次沉积在与下台阶式对准键215相对应的开口内时，可以形成上台阶式对准键217，并且上台阶式对准键217可以包括凹口或凹进部分RP。凹进部分RP的中央的位置可以与下台阶式对准键215的中央对应，以使得可以依靠凹进部分RP来将上柱结构213U与下柱结构213L精确地对准。

多个覆盖测量(overlay measurement)凹进部RP可以由下台阶式对准键215和上台阶式对准键217形成。

上虚拟层叠212U可以包括平坦部分FP和凹进部分RP。平坦部分FP可以是平坦的，并且凹进部分RP可以从平坦部分FP凹进。凹进部分RP可以包括倾斜的侧壁和底表面。凹进部分RP的底表面可以是尖的或平坦的。平坦部分FP和凹进部分RP之间的高度差可能是由于在下台阶式对准键215中形成交替的层而导致的。因此，上台阶式对准键217可以由下台阶式对准键215诱发或有效地由下台阶式对准键215导致。

图3A至图3K是示出根据一种实施方式的用于制造垂直半导体装置的方法的平面图。图4A至图4K是沿图3A至图3K所示的线A-A’和线B-B’截取的垂直半导体装置的截面图。

如图3A和图4A所示，下交替层叠11L可以形成在基板11上。基板11可以是适合于半导体处理的材料。基板11可以是适合于半导体处理的材料。基板11可以包括半导体基板。例如，基板11可以包括硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂硅基板、多种材料的组合或多个分立的材料层。基板11可以包括诸如锗的另外的半导体材料。基板11可以包括III/V族半导体基板，例如，诸如砷化镓(GaAs)之类的化合物半导体基板。基板11可以包括绝缘体上硅(SOI)基板。基板11可以包括存储器单元区域MC和对准键区域AK。

下交替层叠11L可以具有其中第一材料层和第二材料层交替堆叠的结构。第一材料层可以包括第一材料，并且第二材料层可以包括第二材料。第一材料和第二材料可以是不同的材料。第一材料层和第二材料层中的每一个可以包括介电层12和牺牲层13。介电层12可以包括介电材料，并且牺牲层13可以包括牺牲材料。牺牲材料可以指在随后的工艺中被去除的材料。介电层12可以包括例如氧化硅、氮化硅、氮氧化硅、旋涂介电材料、介电金属氧化物、硅酸盐和介电金属氧氮化物的介电材料中的至少一种。

牺牲层13可以包括可以相对于介电层12被选择性地去除的牺牲材料。这里，可以相对于介电层12选择性地去除牺牲层13。牺牲层13的去除速率与介电层12的去除速率之比率可以被称为牺牲层13的去除工艺相对于介电层12的蚀刻选择性。牺牲层13可以包括介电材料。牺牲层13可以在随后的工艺中由导电材料代替。例如，牺牲层13可以被垂直NAND装置的栅极或字线代替。

牺牲层13可以包括氮化硅、非晶硅或多晶硅。在一些实施方式中，牺牲层13可以包括氮化硅。在一种特定实施方式中，介电层12可以包括氧化硅，并且牺牲层13可以包括氮化硅。可以通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积介电层12和牺牲层13。下交替层叠11L的最下层和最上层可以是介电层12。介电层12和牺牲层13可以具有相同的厚度。

下对准键层叠11LK可以与下交替层叠11L以相同的方式形成在对准键区域AK的基板11上。下对准键层叠11LK可以指其中形成在存储器单元区域MC中的下交替层叠11L延伸到对准键区域AK中的部分。下对准键层叠11LK可以具有其中介电层12和牺牲层13以与下交替层叠11L相同的方式交替堆叠的结构。下对准键层叠11LK可以被称为“下虚拟层叠”。

如图3B和图4B所示，可以形成第一掩模层11LM。第一掩模层11LM可以包括光致抗蚀剂图案。可以在第一掩模层11LM中限定多个第一开口11LV和多个对准键开口11KL。第一开口11LV可以形成在存储器单元区域MC中。对准键开口11KL可以形成在对准键区域AK中。第一开口11LV中的每一个可以比对准键开口11KL中的每一个具有更小的尺寸。在一种实施方式中，第一开口11LV的尺寸可以比对准键开口11KL的尺寸小得多。例如，第一开口11LV可以具有50nm×50nm(即0.05μm×0.05μm)的尺寸，并且对准键开口11KL可以具有1μm×1μm的尺寸。在这种实施方式中，对准键开口11KL的侧边长度大约是第一开口11LV的侧边长度的20倍。

可以使用第一掩模层11LM来蚀刻下交替层叠11L和下对准键层叠11LK。因此，如图3C和图4C所示，可以形成多个下孔14L和多个下对准键14K。在形成下孔14L和下对准键14K之后，可以去除第一掩模层11LM。

参照图3C和图4C，下孔14L可以形成在存储器单元区域MC的下交替层叠11L中。为了形成下孔14L，可以使用第一掩模层11LM蚀刻下交替层叠11L的一部分。下孔14L的底表面可以暴露基板11的表面。下孔14L中的每一个可以包括垂直孔。多个下孔14L可以布置为孔的阵列。在一种实施方式中，多个下孔14L可以以之字形图案排列。下孔14L可以具有均匀的尺寸。下孔14L的侧壁可以具有垂直轮廓。在一些实施方式中，下孔14L的侧壁可以具有倾斜或成角度的轮廓。

在形成下孔14L的蚀刻工艺期间，可以通过蚀刻对准键区域AK的下对准键层叠11LK来形成下对准键14K。下对准键14K的侧壁可以具有倾斜的轮廓。换句话说，下对准键14K的侧壁可以相对于基板11的主平面成一定角度设置。

下孔14L在第一方向D1上的宽度可以等于下孔14L在第二方向D2上的宽度。下对准键14K在第一方向D1上的宽度W1可以等于下对准键14K在第二方向D2上的宽度W2。换句话说，下孔14L可以具有圆形形状，并且对准键14K可以具有正方形形状，但是实施方式不限于该形状。在另一实施方式中，下孔14L和对准键14K可以具有正方形形状。

在图3C所示的实施方式中，下对准键14K排列在以封闭部分K1、开口部分K2和子封闭部分K3为边界的二维网格中。下对准键14K可以呈现为线和间隔的图案的形式，所述线和间隔的图案的由通过由虚线表示的间隔S隔开的线L限定。图3C的尺寸不一定是按比例的，间隔的长度与宽度的比率例如可以为50：1或更大。

在线和间隔形状的图案中，线形形状可以包括封闭部分K1，并且间隔形状可以分为子封闭部分K3和开口部分K2。开口部分K2与封闭部分K1和K3之间的布局可以以10％至90％的比率形成。开口部分K2的横截面可以具有正方形形状。具体地，下对准键14K可以形成为线和间隔形状，并且被划分为具有正方形形状的开口部分K2。

开口部分K2与封闭部分K1和K3之间的比率可以是例如10％至90％。在其他实施方式中，下孔14L可以是圆形形状的，并且对准键14K可以是正方形形状的。下孔14L可以布置成圆形孔阵列，并且下对准键14K可以布置成方形孔阵列。方形孔的尺寸可以大于圆形孔的尺寸。在其他实施方式中，下孔14L可以布置为第一圆形孔阵列，并且下对准键14K可以布置为第二圆形孔阵列。第二圆形孔的尺寸可以大于第一圆形孔的尺寸。

下孔14L可以比下对准键14K具有小得多的尺寸。例如，下孔14L可以具有50nm×50nm(0.05μm×0.05μm)的尺寸，并且下对准键14K可以具有1μm×1μm的尺寸。下对准键14K可以是下孔14L的约20倍。在各种实施方式中，下对准键14K的宽度和长度可以分别小于或等于1μm。

这样，下对准键14K的尺寸可以被控制为形成用于在随后的工艺中测量覆盖物的台阶状轮廓，并且在蚀刻工艺中可以不穿透(punch-through)基板11。由于不发生穿透，因此可以通过本申请的实施方式来防止裂纹和弯弧缺陷。

作为比较例，下对准键14K的尺寸可以增大为具有细长的矩形形状，例如1μm×50μm(或50μm×1μm)。尽管较大的沟槽尺寸有助于在后续工艺中测量覆盖，但在蚀刻工艺中发生穿透的可能性更高。

在形成下孔14L和下对准键14K之后，可以去除第一掩模层11LM。

如图3D和图4D所示，可以形成下柱结构15L。下柱结构15L可以填充下孔14L。下柱结构15L可以包括多个层，并且下柱结构15L的顶表面可以与下交替层叠11L的顶表面处于相同的水平。下柱结构15L可以具有柱形形状，其中依次形成阻挡层15A、电荷存储层15B、隧道介电层15C、沟道层15D和芯介电层15E。阻挡层15A可以包括氧化硅或氧化铝。电荷存储层15B可以包括氮化硅。隧道介电层15C可以包括氧化硅。沟道层15D可以包括硅层。沟道层15D可以包括掺杂的硅层。芯介电层15E可以包括氧化硅。沟道层15D可以具有中空的圆柱形形状，并且芯介电层15E可以填充沟道层15D的圆柱体的中空芯部。

在形成下柱结构15L的同时，可以在对准键区域AK的下对准键层叠11LK中形成下对准键图案15K。下对准键图案15K可以与下柱结构15L由相同的材料形成。下对准键图案15K可以具有与下柱结构15L不同的形状。下柱结构15L可以是圆形形状的柱，并且下对准键图案15K可以具有圆柱形形状或U形轮廓。下对准键图案15K可以不填充下对准键14K。换句话说，下对准键图案15K可以覆盖下对准键14K的底表面和侧壁。

在形成下对准键图案15K之后，可以在下对准键14K的内部设置下台阶15G。下台阶15G、下对准键14K和下对准键图案15K可以提供下台阶或覆盖测量台阶。换句话说，图4D所示的结构示出了具有深度维度的下台阶15G，并且当形成后续层时，下台阶15G的深度向上发展，使得在装置的表面上可见具有深度的凹陷，并且该凹陷可用于对准。

下对准键14K可以被称为“下台阶式对准键”。下台阶15G可以由下对准键层叠11LK的最上表面与下对准键图案15K的暴露表面之间的高度差定义。因此，下对准键14K可以是包括下台阶15G的下台阶式对准键。下台阶15G和下对准键14K中的每一个可以具有沟槽形状。

如图3E和图4E所示，可以在下交替层叠11L和下柱结构15L上形成上交替层叠11U。上交替层叠11U可以与下交替层叠11L相同。上交替层叠11U可以具有其中介电层12和牺牲层13交替堆叠的结构。介电层12可以包括介电材料，并且牺牲层13可以包括牺牲材料。牺牲材料可以指在随后的工艺中被去除的材料。介电层12可以包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料、介电金属氧化物、硅酸盐和介电金属氮氧化物中的至少一种介电材料。牺牲层13可以包括可以相对于介电层12被选择性地去除的牺牲材料。可以相对于介电层12选择性地去除牺牲层13。

牺牲层13和介电层12的去除速率之比率可以被称为牺牲层13相对于介电层12的去除工艺的选择性。牺牲层13可以包括介电材料。牺牲层13可以在随后的工艺中由导电材料代替。例如，牺牲层13可以被垂直NAND装置的栅极或字线代替。牺牲层13可以包括氮化硅、非晶硅或多晶硅。在一些实施方式中，牺牲层13可以包括氮化硅。在一种实施方式中，介电层12可以包括氧化硅，并且牺牲层13可以包括氮化硅。介电层12可以通过CVD或ALD沉积。牺牲层13可以通过CVD或ALD沉积。下交替层叠11L的最下层和最上层可以是介电层12。在一种实施方式中，介电层12和牺牲层13可以具有相同的厚度。

可以以与上交替层叠11U相同的方式在对准键区域AK的下对准键图案15K和下对准键层叠11LK上形成上对准键层叠11UK。上对准键层叠11UK可以指装置中的其中形成在存储器单元区域MC中的上交替层叠11U延伸到对准键区域AK中的部分。上对准键层叠11UK可以具有其中介电层12和牺牲层13与上交替层叠11U以相同的方式交替堆叠的结构。上对准键层叠11UK可以被称为“上虚拟层叠”。

上对准键层叠11UK的一部分可以覆盖下对准键图案15K。例如，上对准键层叠11UK的一部分可以填充下台阶15G。上对准键层叠11UK可以包括介电层12和牺牲层13的堆叠。例如，当上对准键层叠11UK具有其中五个介电层12和五个牺牲层13交替地堆叠的结构时，三个介电层12和三个牺牲层13可以填充下台阶15G，而另外两个介电层12和另外两个牺牲层13可以不填充下台阶15G。填充下台阶15G的介电层12和牺牲层13的数量可以根据下台阶15G的深度和层的厚度而在不同的实施方式之间变化。

上对准键层叠11UK可包括在下台阶15G上方的上台阶15AK。上对准键层叠11UK可包括平坦部分FP和高度低于平坦部分FP的凹进部分RP。凹进部分RP可以是装置的上表面的原本平坦部分FP中的沟槽或深度变化。上台阶15AK可以由平坦部分FP与凹进部分RP之间的高度差提供。

如上所述，上台阶15AK可以由填充下台阶15G诱发或由其导致。

如图3F和4F所示，可以形成第二掩模层11UM。第二掩模层11UM可以包括光致抗蚀剂图案。可以在第二掩模层11UM中限定多个第二开口11UV。第二开口11UV可以形成在存储器单元区域MC中。用于第二掩模层11UM的覆盖对准可以使用特征14K、15K和15G。第二开口11UV中的每一个可以具有50nm×50nm(0.05μm×0.05μm)的尺寸，并且第二开口11UV和第一开口11LV可以具有相同的尺寸。可以精确地检测对准键，以用于第二掩模层11UM的精确覆盖控制。在本实施方式中，可以使用特征14K、15K和15G来完成对准。

第二掩模层11UM可以包括正性光致抗蚀剂或负性光致抗蚀剂。

可以使用第二掩模层11UM来蚀刻上交替层叠11U。因此，如图3G和图4G所示，可以形成多个上孔14U。

参照图3G和图4G，可以在存储器单元区域MC的上交替层叠11U中形成上孔14U。上孔14U的底表面可以暴露下柱结构15L的表面。上孔14U中的每一个可以是垂直孔。多个上孔14U可以以图案排列。例如，多个上孔14U可以以之字形图案排列。上孔14U可以具有均匀的尺寸。上孔14U的侧壁可以具有垂直轮廓。在一些实施方式中，上孔14U的侧壁可以具有倾斜的轮廓。

如图3H和4H所示，可以形成上柱结构15U。上柱结构15U可以填充上孔14U。上柱结构15U可以包括多个层，并且上柱结构15U的顶表面可以与上交替层叠11U的顶表面处于同一水平。上柱结构15U可以与下柱结构15L具有相同的构造。例如，上柱结构15U可以具有柱形形状，其中依次形成阻挡层15A、电荷存储层15B、隧道介电层15C、沟道层15D和芯介电层15E。

下柱结构15L和上柱结构15U可以垂直地堆叠在彼此之上。

如图3I和图4I所示，可以形成狭缝16。为了形成狭缝16，可以依次蚀刻上交替层叠11U和下交替层叠11L。从俯视图看，狭缝16可以具有在任何一个方向(例如，第一方向D1)上延伸的线形形状。狭缝16可以将存储器单元区域MC划分为块单元。每个块可以包括阵列形式的9个柱结构，但是其他实施方式也是可行的。

为了形成狭缝16，可以在图3H的结构的整个表面上沉积硬掩模层17，然后可以形成狭缝掩模18。当形成狭缝掩模18时，覆盖对准可以使用覆盖元件14K、15K和15G。在下部清楚地识别出的对准键被用于狭缝掩模18的精确覆盖控制。当使用诸如硅和碳之类的不透明材料作为硬掩模层17时，难以识别下对准键。因此，在本公开的一种实施方式中，可以使用通过填充下对准键14K而引起的凹进部分RP来确保对准键信号。

如图3J和4J所示，可以去除狭缝掩模18，然后可以通过狭缝16选择性地去除牺牲层13。因此，可以在介电层12之间形成水平凹部13R。水平凹部13R可以部分地暴露下柱结构15L和上柱结构15U的外壁。

如图3K和4K所示，可以形成栅极19以填充水平凹部13R。栅极19可以包括低电阻材料。栅极19可以包括基于金属的材料。栅极19可以包括金属、金属硅化物、金属氮化物或其组合。例如，金属可以包括镍、钴、铂、钛、钽或钨。金属硅化物可以包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨。栅极19还可以包括阻挡材料(未示出)。阻挡材料可以包括金属氮化物。例如，阻挡材料可以包括氮化钛(TiN)。

当形成栅极19时，可以在存储器单元区域MC的基板11上形成存储器单元层叠11L’和存储器单元层叠11U’。存储器单元层叠11L’和存储器单元层叠11U’可以具有其中介电层12和栅极19交替堆叠的结构。

根据上述实施方式，形成了使用孔阵列的台阶式对准键，从而防止了与在划线道中的常规对准键相关的裂纹和弯弧缺陷。可以通过检测设置在填充开口的一层或更多层中的凹进部分RP来检测根据本申请的实施方式的对准键信号。可以在对准过程中检测凹进部分RP。另外，可以减少晶片缺陷。

另外，可以提高对准键的对准精度，并且可以通过在晶片对准过程中使晶片之间的对准键信号变化最小化来控制覆盖。

尽管已经针对特定的实施方式描述了本公开，但是应当注意，实施方式用于描述而非限制本公开。此外，应当注意，本领域技术人员可以通过替换、改变和修改以各种方式来实现本公开，而不脱离由所附权利要求限定的本公开的范围。

相关申请的交叉引用

本申请要求于2019年7月26日提交的韩国专利申请No.10-2019-0091072的优先权，其全部内容通过引用合并于此。