一种时序控制的低功耗共模反馈预放大电路与比较器

技术领域

本申请涉及集成电路技术领域，特别涉及一种时序控制的低功耗共模反馈预放大电路与比较器。

背景技术

在集成电路中，预放大电路与锁存器的组合结构常常用于ADC(数模转换)比较器结构中。

在现有的技术中，集成电路的预放大电路是用两个CMOS反相器构成的伪差分放大器。在该伪差分放大器中，当伪差分放大器的反相输入端与同相输入端输入的共模电压接近跳变电压时，此时NMOS晶体管和PMOS晶体管拥有相同的放大性能。当反相输入端与同相输入端短接时，该伪差分放大器工作在其电压跳转点。但由于该伪差分放大器会产生很高的共模增益，而高的共模增益会对比较器中信噪比的值产生一定的影响。

发明内容

针对现有技术中比较器结构的预放大电路中的前置放大器产生的高的共模增益，会对比较器中信噪比的值产生一定的影响的问题，本申请主要提供一种时序控制的低功耗共模反馈预放大电路与比较器。

为了实现上述目的，本申请采用的一个技术方案是：提供一种时序控制的低功耗共模反馈预放大电路，其包括：前置放大器、时钟控制单元和共模反馈单元，共模反馈单元包括第一晶体管，第二晶体管以及电容，时钟控制单元包括第一时钟控制开关，第二时钟控制开关，第三时钟控制开关，第四时钟控制开关，第五时钟控制开关，第六时钟控制开关，第七时钟控制开关，第八时钟控制开关，第九时钟控制开关，其中，前置放大器的反相输入端经第一时钟控制开关与前置放大器的同相输出端互连，前置放大器的同相输出端经第二时钟控制开关与共模反馈单元的共模电压输出端互连，共模反馈单元的共模电压输出端经第四时钟控制开关与前置放大器的反相输出端互连，共模反馈单元的共模电压输出端经第三时钟控制开关与电容互连，前置放大器的同相输入端经第五时钟控制开关与前置放大器的反相输出端互连，共模反馈单元的共模电压输出端经第六时钟控制开关与第一晶体管的栅极互连，外部电源通过第七时钟控制开关与第一晶体管的栅极互连，共模反馈单元的共模电压输出端经第八时钟控制开关与第二晶体管的栅极互连，第二晶体管的栅极通过第九时钟控制开关接地。

本申请采用的另一个技术方案是：提供一种基于时序控制的低功耗共模反馈预放大电路的比较器，其包括：基于方案一中前置放大器、时钟控制单元和共模反馈单元的时序控制的低功耗共模反馈预放大电路，以及锁存器，其中，时序控制的低功耗共模反馈预放大电路中前置放大器的同相输出端与锁存器的同相输入端连接，时序控制的低功耗共模反馈预放大电路中前置放大器的反相输出端与锁存器的反相输入端连接。

本申请的技术方案可以达到的有益效果是：本申请设计了一种时序控制的低功耗共模反馈预放大电路与比较器。通过提供一种带有时序的简易共模反馈电路，有效的降低了共模增益。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请时序控制的低功耗共模反馈预放大电路的一个具体实施方式组成的示意图；

图2是本申请时序控制的低功耗共模反馈预放大电路一个具体实施例中伪差分放大器的示意图；

图3是本申请时序控制的低功耗共模反馈预放大电路一个具体实施例中的前置放大器的示意图；

图4是本申请时序控制的低功耗共模反馈预放大电路一个具体实施例中基于前置放大器的时钟控制单元示意图；

图5是本申请时序控制的低功耗共模反馈预放大电路一个具体实施例中预放大电路的整体示意图；

图6是本申请时序控制的低功耗共模反馈预放大电路中各个运行阶段时钟信号的变化示意图；

图7是本发明一种时序控制的低功耗共模反馈预放大电路的一个具体实施方式组成的示意图；

图8是基于本申请时序控制的低功耗共模反馈预放大电路的比较器的示意图；

附图中标记说明如下：M1-第一晶体管，M2-第二晶体管，M3-第三晶体管，M4-第四晶体管，M5-第五晶体管，M6-第六晶体管，C1-第一时钟控制开关，C2-第二时钟控制开关，C3-第三时钟控制开关，C4-第四时钟控制开关，C5-第五时钟控制开关，C6-第六时钟控制开关，C7-第七时钟控制开关，C8-第八时钟控制开关，C9-第九时钟控制开关，Vin,p1-伪差分放大器的同相输入端，Vout,n1-伪差分放大器的反相输出端，Vin,n1-伪差分放大器的反相输入端，Vout,p1-伪差分放大器的同相输出端，Vin,p-前置放大器的同相输入端，Vout,n-前置放大器的反相输出端，Vin,n-为前置放大器的反相输入端，Vout,p-前置放大器的同相输出端，Vout,cm-共模反馈单元的共模输出电压，D1-控制第一时钟控制开关的第一时钟信号，D2-控制第二时钟控制开关的第二时钟信号，D3-控制第六时钟控制开关的第三时钟信号，CLK-输入锁存器的时钟信号,D4-控制复位开关的短复位信号，Latch-锁存器。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在集成电路中，预放大电路与锁存器的组合结构常常用于ADC(数模转换)比较器结构中。在现有的技术中，集成电路的预放大电路是用两个CMOS反相器构成的伪差分放大器。在该伪差分放大器中，当伪差分放大器的反相输入端与同相输入端输入的共模电压接近跳变电压时，此时晶体和晶体拥有相同的放大性能。当反相输入端与同相输入端短接时，该伪差分放大器工作在其电压跳转点。但由于该伪差分放大器会产生很高的共模增益，而高的共模增益会对比较器中信噪比的值产生一定的影响。

本申请的发明构思是：提供一种带有时序的简易共模反馈电路，有效的降低了共模增益。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

图1的示意图示出了本申请时序控制的低功耗共模反馈预放大电路的一个具体实施方式。

在本申请的一个具体实施例中，本申请时序控制的低功耗共模反馈预放大电路前置放大器、时钟控制单元和共模反馈单元，其中，共模反馈单元包括第一电阻和第二电阻，前置放大器包括第三晶体管，第四晶体管，第五晶体管，第六晶体管，其中，前置放大器的反相输入端分别与第三晶体管的栅极和第五晶体管的栅极连接，前置放大器的同相输出端分别与第三晶体管的漏极和第五晶体管的漏极连接，第三晶体管的漏极与第五晶体管的漏极分别经第一电阻与共模反馈单元的共模电压输出端连接，第四晶体管的漏极与第六晶体管的漏极分别经第二电阻与共模反馈单元的共模电压输出端连接，前置放大器的反相输出端分别与第四晶体管的漏极和第六晶体管的漏极连接，同相输入端分别与第四晶体管的栅极和第六晶体管的栅极连接，第一晶体管的源极连接外部电源，第一晶体管的漏极分别与第三晶体管的源极与第四晶体管的源极连接，第二晶体管的源极接地，第二晶体管的漏极分别与第五晶体管的源极和第六晶体管的源极连接，共模反馈单元的共模电压输出端连接电容的输入端，电容的输出端接地。

在本申请的一个具体实例中，优选的，对第一晶体管使用PMOS晶体管，对第二晶体管使用与第一晶体管互补类型的NMOS晶体管。利用两个反相器构成的伪差分放大器其具体结构如图2所示，其中，图中Vin,p1为伪差分放大器的同相输入端，Vout,n1为伪差分放大器的反相输出端，Vin,n1为伪差分放大器的反相输入端，Vout,p1为同相输出端，M3为第三晶体管，M4为第四晶体管，M5为第五晶体管，M6为第六晶体管。本申请的时序控制的低功耗共模反馈预放大电路，基于伪差分放大器结构添加相关电路元器件，从而使得本申请的前置放大器得以实现。

基于伪差分放大器结构增加共模反馈单元，形成前置放大器，其包括：第一晶体管，第二晶体管，第一电阻，第二电阻，电容。其中添加的两个电阻能够检测出共模电压，而该共模电压作为第一晶体管与第二晶体管的偏置电压，分别从第一晶体管与第二晶体管的栅极输入，该共模电压控制第一晶体管与第二晶体管产生电流的大小，而产生的电流则控制反相器的放大倍数。调整第一晶体管与第二晶体管的尺寸，使其在线性区工作，使得输入管中驱动电压被最小化，从而共模电压的抑制量得到适中。

本申请的时序控制的低功耗共模反馈预放大电路中的前置放大器的具体结构示意图如图3所示，其中，图中Vin,p为前置放大器的同相输入端，Vout,n为前置放大器的反相输出端，Vin,n为前置放大器的反相输入端，Vout,p为前置放大器的同相输出端，Vout,cm为共模反馈单元的共模输出电压，M1为第一晶体管，M2为第二晶体管，M3为第三晶体管，M4为第四晶体管，M5为第五晶体管，M6为第六晶体管，对第一晶体管、第三晶体管与第五晶体管使用PMOS晶体管，对第二晶体管、第四晶体管与第六晶体管使用与第一晶体管互补类型的NMOS晶体管。由于若直接使用共模反馈电路，会增加电路的复杂性和功耗，因此本申请在前置放大器中增加共模反馈单元，以实现共模反馈的效果。当前置放大器中的共模输出电压升高时，PMOS管放大能力减弱，共模电压也随之下降；因此，在伪差分放大器的基础上增加共模反馈单元，形成本申请时序控制的低功耗共模反馈预放大电路中的前置放大单元，从而实现适度的电压增益降低。

在本申请的一个具体实施例中，本申请的时序控制的低功耗共模反馈预放大电路中，共模反馈单元还包括第一晶体管，第二晶体管以及电容，时钟控制单元包括第一时钟控制开关，第二时钟控制开关，第三时钟控制开关，第四时钟控制开关，第五时钟控制开关，第六时钟控制开关，第七时钟控制开关，第八时钟控制开关，第九时钟控制开关，其中，前置放大器的反相输入端经第一时钟控制开关与前置放大器的同相输出端互连，前置放大器的同相输出端经第二时钟控制开关与共模反馈单元的共模电压输出端互连，共模反馈单元的共模电压输出端经第四时钟控制开关与前置放大器的反相输出端互连，共模反馈单元的共模电压输出端经第三时钟控制开关与电容互连，前置放大器的同相输入端经第五时钟控制开关与前置放大器的反相输出端互连，共模反馈单元的共模电压输出端经第六时钟控制开关与第一晶体管的栅极互连，外部电源通过第七时钟控制开关与第一晶体管的栅极互连，共模反馈单元的共模电压输出端经第八时钟控制开关与第二晶体管的栅极互连，第二晶体管的栅极通过第九时钟控制开关接地。

在本发明的一个具体实例中，优选的，基于前述的前置放大器，本申请时序控制的低功耗共模反馈预放大电路在前置放大单元中添加了相关时钟控制开关，其具体添加位置如图4所示，图中M1为第一晶体管，M2为第二晶体管，M3为第三晶体管，M4为第四晶体管，M5为第五晶体管，M6为第六晶体管，对第一晶体管、第三晶体管与第五晶体管使用PMOS晶体管，对第二晶体管、第四晶体管与第六晶体管使用与第一晶体管互补类型的NMOS晶体管；C1为第一时钟控制开关，C2为第二时钟控制开关，C3为第三时钟控制开关，C4为第四时钟控制开关，C5为第五时钟控制开关，C6为第六时钟控制开关，C7为第七时钟控制开关，C8为第八时钟控制开关，C9为第九时钟控制开关，Vin,p为前置放大器的同相输入端，Vout,n为前置放大器的反相输出端，Vin,n为前置放大器的反相输入端，Vout,p为前置放大器的同相输出端。本申请时序控制的低功耗共模反馈预放大电路的前置放大器中添加的相关时钟控制开关，有效的降低了预放大电路的共模增益。

在本申请的一个具体实施例中，本申请的时序控制的低功耗共模反馈预放大电路，还包括：第一时钟信号控制第一时钟控制开关、第三时钟控制开关与第五时钟控制开关的开闭；第二时钟信号控制第二时钟控制开关与第四时钟控制开关的开闭；第三时钟信号控制第六时钟控制开关与第八时钟控制开关的开闭；第四时钟信号控制第七时钟控制开关与第九时钟控制开关的开闭。

在本申请的一个具体实施例中，本申请的时序控制的低功耗共模反馈预放大电路，还包括：第四时钟信号为第三时钟信号的反相时钟信号。

在该具体实施例中，本申请的时序控制的低功耗共模反馈预放大电路中，前置放大单元中添加的时钟控制开关分别由不同的时钟信号控制。其中，第一时钟控制开关、第三时钟控制开关与第五时钟控制开关的开闭由第一时钟信号控制，第二时钟控制开关与第四时钟控制开关的开闭由第二时钟信号控制，第六时钟控制开关与第八时钟控制开关的开闭由第三时钟信号控制，第七时钟控制开关与第九时钟控制开关的开闭由第四时钟信号控制；而第四时钟信号为第三时钟信号的反相时钟信号。针对各个时钟控制开关，分别根据本申请的时序控制的低功耗共模反馈预放大电路的运行阶段，在不同阶段开启，用于减少预放大电路的功耗和、或降低预放大电路的共模增益。

在本申请的一个具体实施例中，本申请的时序控制的低功耗共模反馈预放大电路，还包括：若第四时钟信号控制的第七时钟控制开关与第九时钟控制开关均闭合，则第一晶体管与第二晶体管的工作状态转换为关闭。

在本发明的一个具体实例中，优选的，当第四时钟信号高电平导通时，其控制的第七时钟控制开关与第九时钟控制开关闭合，第一晶体管的栅极与外部电源连接，即第一晶体管的栅极接高电位，第二晶体管的栅极接地；此时，第一晶体管与第二晶体管的工作状态转换为关闭，即前置预放大电路不工作，降低预放大电路的功耗。

在本申请的一个具体实施例中，本申请的时序控制的低功耗共模反馈预放大电路，还包括：前置放大器的同相输出端通过复位开关与前置放大器的反相输出端连接，其中，通过短复位脉冲信号控制复位开关的开闭。

在本发明的一个具体实例中，优选的，前述本申请的时序控制的低功耗共模反馈预放大电路的前置放大器的同相输出端通过复位开关与前置放大器的反相输出端连接。前置放大器的与锁存器的连接方式如图5所示，其中，M1为第一晶体管，M2为第二晶体管，M3为第三晶体管，M4为第四晶体管，M5为第五晶体管，M6为第六晶体管，，对第一晶体管、第三晶体管与第五晶体管使用PMOS晶体管，对第二晶体管、第四晶体管与第六晶体管使用与第一晶体管互补类型的NMOS晶体管；C1为第一时钟控制开关，C2为第二时钟控制开关，C3为第三时钟控制开关，C4为第四时钟控制开关，C5为第五时钟控制开关，C6为第六时钟控制开关，C7为第七时钟控制开关，C8为第八时钟控制开关，C9为第九时钟控制开关，C10为复位开关，Vin,p为前置放大器的同相输入端，Vout,n为前置放大器的反相输出端，Vin,n为前置放大器的反相输入端，Vout,p为前置放大器的同相输出端。

在本申请的一个具体实施例中，本申请的时序控制的低功耗共模反馈预放大电路，还包括：若短复位脉冲信号控制的复位开关闭合，则对前置放大器的同相输出端的信号与前置放大器的反相输出端的信号进行置位清零。

在本发明的一个具体实例中，优选的，本申请的时序控制的低功耗共模反馈预放大电路具有预放大阶段，低噪声比较阶段与置位清零阶段三个运行阶段，图6所示为本申请的时序控制的低功耗共模反馈预放大电路各个运行阶段的各个时钟信号的变化情况，其中，D1为控制第一时钟控制开关的第一时钟信号，D2为控制第二时钟控制开关的第二时钟信号，D3为控制第六时钟控制开关的第三时钟信号，D4为控制复位开关的短复位信号，CLK为输入锁存器的时钟信号。如图6所示，在每次预放大阶段后，随之产生一个短复位脉冲信号，将前置放大器的同相输出端的信号与反相输出端的信号复位，这允许了差分信号从接近0开始，并加速过0的建立。

在本申请的一个具体实施例中，本申请的时序控制的低功耗共模反馈预放大电路，还包括：若时序控制的低功耗共模反馈预放大电路的工作状态为复位状态，将第一时钟信号控制的第一时钟控制开关、第三时钟控制开关与第五时钟控制开关和第二时钟信号控制的第二时钟控制开关与第四时钟控制开关均闭合。

在本发明的一个具体实例中，优选的，在前述图6所示的置位清零阶段，第一时钟信号与第二时钟信号均高电位导通，第一时钟信号控制的第一时钟控制开关、第三时钟控制开关与第五时钟控制开关和第二时钟信号控制的第二时钟控制开关与第四时钟控制开关均闭合；此时前置放大器的反相输入端与前置放大器的同相输出端短路，前置放大器的反相输出端与前置放大器的同相输入端短路，前置放大器的反相输出端与前置放大器的同相输出端短路，从而偏置电压在跳变点上，时序控制的低功耗共模反馈预放大电路获得最大的共模增益。这个跳变点电压类似电容，可以在下一个比较阶段中作为共模输入电压，使得时序控制的低功耗共模反馈预放大电路的共模点被钳位到跳变点处。

图7的示意图示出了本申请时序控制的低功耗共模反馈预放大电路的比较器的一个具体实施方式。

在本发明的一个具体实例中，优选的，基于前述本申请的时序控制的低功耗共模反馈预放大电路，将其与锁存器连接，实现具有时序控制的低功耗共模反馈预放大电路的比较器结构。其中，时序控制的低功耗共模反馈预放大电路与锁存器的连接方式如图8所示，时序控制的低功耗共模反馈预放大电路中前置放大器的同相输出端与锁存器的同相输入端连接，前置放大器的反相输出端与锁存器的反相输入端连接。在图8所示的比较器的预放大电路中，M1为第一晶体管，M2为第二晶体管，M3为第三晶体管，M4为第四晶体管，M5为第五晶体管，M6为第六晶体管，对第一晶体管、第三晶体管与第五晶体管使用PMOS晶体管，对第二晶体管、第四晶体管与第六晶体管使用与第一晶体管互补类型的NMOS晶体管；C1为第一时钟控制开关，C2为第二时钟控制开关，C3为第三时钟控制开关，C4为第四时钟控制开关，C5为第五时钟控制开关，C6为第六时钟控制开关，C7为第七时钟控制开关，C8为第八时钟控制开关，C9为第九时钟控制开关，C10为复位开关，Vin,p为前置放大器的同相输入端，Vout,n为前置放大器的反相输出端，Vin,n为前置放大器的反相输入端，Vout,p为前置放大器的同相输出端。在图8所示的比较器的锁存器中，CLK为输入锁存器的时钟信号，其在时序控制的低功耗共模反馈预放大电路的各个运行阶段的运行状态如图6所示，其在低噪声比较阶段高电位导通。

本申请设计了一种时序控制的低功耗共模反馈预放大电路与比较器。通过提供一种带有时序的简易共模反馈电路，有效的降低了共模增益，并降低了功耗。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。