半导体元件及其制作方法

技术领域

本发明公开一种半导体元件及其制作方法，尤指一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。

背景技术

已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。

上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

发明内容

本发明一实施例揭露一种制作半导体元件的方法，其首先形成一磁性隧道结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，然后形成一上电极于该MTJ堆叠结构上，进行一第一图案化制作工艺沿着一第一方向去除该MTJ堆叠结构，再进行一第二图案化制作工艺沿着一第二方向去除该MTJ堆叠结构以形成多个MTJ于该基底上。

本发明另一实施例揭露一种半导体元件，其主要包含一磁性隧道结(magnetictunneling junction,MTJ)设于一基底上、一金属间介电层设于该基底上并环绕该MTJ以及一上电极设于该MTJ上，其中MTJ的上视剖面包含一夹角且该夹角小于90度。

附图说明

图1至图4为本发明一实施例制作一半导体元件的方法示意图；

图5为本发明一实施例依据图1至图4制作工艺所制备半导体元件中MTJ或上电极的结构示意图；

图6为本发明一实施例依据图1至图4制作工艺所制备半导体元件中MTJ或上电极的结构示意图。

主要元件符号说明

12 基底 14 MTJ区域

16 金属内连线结构 18 金属间介电层

20 金属内连线 22 下电极

24 MTJ堆叠结构 26 停止层

28 上电极 30 硬掩模

32 凹槽 34 凹槽

36 MTJ 38 MTJ

40 MTJ 42 第一边

44 第二边 46 第三边

48 第四边 50 第一边

52 第二边 54 第三边

56 第四边 58 夹角

60 夹角 62 夹角

64 夹角 66 夹角

68 夹角 70 夹角

72 夹角

具体实施方式

请参照图1，图1为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方法示意图，其中图1下半部为本发明一实施例制作MRAM单元的上视图，图1上半部左侧为下半部中沿着切线AA’方向制作MRAM单元的剖面示意图，而图1上半部右侧则为下半部中沿着切线BB’方向制作MRAM单元的剖面示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧道结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域(图未示)。

基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动元件、导电层以及例如层间介电层(interlayer dielectric,ILD)等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层可设于基底12上并覆盖MOS晶体管，且层间介电层可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。

然后于MTJ区域14以及逻辑区域的层间介电层上依序形成金属内连线结构16电连接前述的接触插塞，其中金属内连线结构16包含一金属间介电层18以及金属内连线20镶嵌于金属间介电层18中。在本实施例中，金属内连线结构16中的各金属内连线20较佳包含一接触洞导体(via conductor)，其中各金属内连线20均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层18中并彼此电连接。例如各金属内连线20可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中，金属间介电层18较佳包含氧化硅而金属内连线20较佳包含钨，但不局限于此。

接着可先形成一下电极22于金属间介电层18表面，一由固定层(pinned layer)、阻障层(barrier layer)及自由层(free layer)所构成的MTJ堆叠结构24于下电极22上以及一停止层26、一上电极28及一硬掩模30于MTJ堆叠结构24上。值得注意的是，由于在此阶段仍未进行任何图案化制作工艺，因此图1下半部的上视图中最上层的硬掩模30仍呈现一整片未图案化的态样，而上半部左边沿着AA’方向的剖面与上半部右边沿着BB’方向的剖面均呈现相同态样。

在本实施例中，下电极层22与上电极28较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层的磁化方向会受外部磁场而「自由」改变。另外停止层26可包含任何与上电极28间具有蚀刻选择比的材料，例如可包含但不局限于氧化硅或氮化硅，硬掩模30则较佳包含氮化硅。

如图2所示，接着进行一第一图案化制作工艺沿着一第一方向(如Y方向)去除部分硬掩模30以及部分上电极28并停在停止层26上。更具体而言，本阶段所进行的第一图案化制作工艺较佳利用一图案化掩模(图未示)，例如一图案化光致抗蚀剂为掩模沿着Y方向去除部分硬掩模30及部分上电极28以形成图案化的硬掩模30、图案化的上电极28以及凹槽32于图案化的硬掩模30之间，如图2上半部左侧沿着AA’方向的剖面所示。如图2下半部的上视图所示，在此阶段最上层被图案化的硬掩模30较佳以长条状沿着Y方向延伸，但下方的停止层26、MTJ堆叠结构24以及下电极22等均未被去除，亦即仍呈现整片未图案化的状态。

如图3所示，接着进行一第二图案化制作工艺沿着一与第一方向垂直的第二方向(如X方向)再次去除部分硬掩模30以及部分上电极28并停在停止层26上。更具体而言，本阶段所进行的第二图案化制作工艺较佳利用另一图案化掩模(图未示)，例如一图案化光致抗蚀剂为掩模沿着X方向以第一蚀刻制作工艺去除部分硬掩模30及部分上电极28以形成再次被图案化的硬掩模30、再次被图案化的上电极28以及凹槽34于被图案化的硬掩模30之间，如图2上半部右侧沿着BB’方向的剖面所示。如图3下半部的上视图所示，在此阶段最上层被图案化的硬掩模30较佳由图2的长条形改变为多个矩形，同时下方的停止层26、MTJ堆叠结构24以及下电极22等仍未被去除，亦即仍呈现整片未图案化的状态。

如图4所示，随后继续进行第二图案化制作工艺去除剩余的部分MTJ堆叠结构24。更具体而言，本阶段所进行的第二图案化制作工艺可直接利用硬掩模30为掩模进行第二图案化制作工艺中的第二蚀刻制作工艺以去除部分未被硬掩模30所遮蔽的停止层26、MTJ堆叠结构24、下电极22甚至部分金属间介电层18以形成多个MTJ 36、38、40于基底12上。之后可依据制作工艺需求形成一层或多层金属间介电层(图未示)于MTJ 36、38、40上并环绕MTJ36、38、40，再形成金属内连线于金属间介电层内电连接各上电极28，至此即完成本发明的一半导体元件的制作。

请继续参照第图5，图5上半部为本发明一实施例依据图1至图4制作工艺所制备半导体元件中MTJ 36、38、40的结构示意图而图5下半部则为半导体元件中MTJ 36、38、40或上电极28的上视图。如图5所示，半导体元件包含至少一MTJ 36、38、40于基底12上、金属间介电层18设于基底12上并环绕MTJ 36、38、40以及上电极28设于各MTJ 36、38、40上方，其中MTJ 36、38、40或上电极28的上视剖面包含至少一夹角且该夹角小于90度。

从细部来看，上电极28的上视剖面包含一四边形，四边形包含四夹角58、60、62、64，其中四夹角中的至少一夹角58可小于90度，四夹角中的至少二夹角58、60可各小于90度，四夹角中的至少三夹角58、60、62可各小于90度，或如图中所示四夹角中的四夹角58、60、62、64均各小于90度。从另一角度来看四边形较佳包含第一边42及第二边44沿着一第一方向例如Y方向延伸、第三边46连接第一边42及第二边44以及第四边48连接第一边42及第二边44，其中各第三边46及第四边48包含一曲线或更具体而言一内凹曲线。

请继续参照第图6，图6上半部为本发明一实施例依据图1至图4制作工艺所制备半导体元件中MTJ 36、38、40的结构示意图而图6下半部则为半导体元件中MTJ 36、38、40或上电极28的上视图。如图6所示，半导体元件包含至少一MTJ 36、38、40于基底12上、金属间介电层18设于基底12上并环绕MTJ 36、38、40以及上电极28设于各MTJ 36、38、40上方，其中MTJ 36、38、40或上电极28的上视剖面包含至少一夹角且该夹角小于90度。

在本实施例中，上电极28的上视剖面包含一六边形，六边形包含至少四夹角66、68、70、72，其中四夹角中的至少一夹角66可小于90度，四夹角中的至少二夹角66、68可各小于90度，四夹角中的至少三夹角66、68、70可各小于90度，或四夹角中的四夹角66、68、70、72均各小于90度。从另一角度来看六边形较佳包含第一边50及第二边52沿着一第一方向例如X方向延伸、第三边54连接第一边50与第二边52以及第四边56连接第一边50及第二边52，其中各第三边54及第四边56包含一V形。

综上所述，本发明较佳于图案化MTJ堆叠结构时导入二次曝光搭配二次蚀刻(2P2E)制作工艺将MTJ堆叠结构图案化形成多个MTJ，其中两次曝光搭配两次蚀刻制作工艺包括先以第一图案化制作工艺沿着第一方向去除部分上电极、进行第二图案化制作工艺中的第一阶段蚀刻制作工艺沿着第二方向去除部分硬掩模及上电极、再进行第二图案化制作工艺中的第二阶段蚀刻制作工艺去除部分MTJ堆叠结构及部分下电极以形成多个MTJ。依据本发明的优选实施例利用上述二次曝光搭配二次蚀刻制作工艺来制备MTJ除了可得到图5及图6所揭露的MTJ上视剖面，又可对元件的临界尺寸得到更好的控制并更加的缩小线宽(better shrinkage)。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。